解析台灣半導體巨擘(二)──2016 關鍵年,台積電要靠 10nm 決勝

作者 | 發布日期 2015 年 12 月 08 日 7:30 | 分類 晶片 , 零組件 follow us in feedly
下載自路透

編按:資深前分析師 Richard 從財務面、技術面、競爭力分析等角度深度解析台積電,科技新報取得獨家授權,4 篇專文報導,帶你了解這間台灣舉足輕重的半導體巨擘。前篇已分析了台積電的財務面,這篇來講述它的技術面。



10nm 製程於 end-2016 三強對決

面對 Samsung LSI 在先進製程技術上步步進逼,台積電為重新取回在 foundry 產業的製程領先地位,一改以往研發單位一個製程(technology node)完成,移交給製造部門,再開發下一個製程的流程,直接用兩個團隊平行研發,同時開發 10nm 和 7nm 製程,而不是等 10nm 做好再做 7nm。這也是台積電宣稱,從 16nm 到 10nm 要花將近兩年,但是從 10nm 到 7nm 預計只要花 5 季。目前進度,10nm 預計 end-2016 量產,early-2017 wafer out。

台積電研發中的 10nm 製程技術,和 16nm FinFET+ 比較,在同樣耗電之下,10nm 製造的晶片產品速度快 20%,在同樣速度之下,耗電少 40%,gate density 則是 16nm FinFET+ 的 2.1X。預計 4Q15 將驗證製程技術(technology qualification),1Q16~2Q16 客戶產品 tape out,Late-4Q16 量產(或 Early-1Q17 初)、1Q17 出貨。

雖然目前台積電、Samsung LSI 和英特爾 3 家廠商的 10nm 都預計在 end-2016 量產,但英特爾可能於 10nm 導入新的 all-around gate,台積電和 Samsung LSI 還是用 3D FinFET,如果 3 家公司都沒有延誤,順利在 end-2016 量產 10nm 的話,英特爾的技術還是領先一步。

richard-rrb.blogspot.tw

10nm 產業界看來,會是一個很大的製程世代(technology node),無論是生命週期或產品數量,都會是一個重要的世代,因為:

  1. 從技術發展看,10nm 的 cost 和 performance 的進步,比 22 / 20nm 到 14 / 16nm 更大。
  2. 從 28nm 以來,cost per transistor 首度於 10nm 開始下降。

LAM Research 預測到 end-2018,foundry 產業的 10nm 產能會成長到 140~150K/m。可以想見,10nm 將會是一個非常重要的戰爭,也會是台積電和 Samsung LSI 的第一次「正面」、「同時」、「基礎接近」的一次大對決,因為:

  1. 45nm 到 32 / 28nm,Samsung LSI 和 Apple 互利的結合,台積電沒有真正加入競爭,20nm 台積電一出手就全拿 Apple AP 訂單,但 Samsung 放棄 22 / 20nm(只有做自家產品)直接跳到 14nm 又打敗台積電 16nm(至少在時間上),這幾個世代,比較像是商業策略運用,不像正面對決。
  2. 首度,台積電和 Samsung LSI 在下一代 10nm 製程技術,量產時間類似(end-2016),技術方向也類似,讓客戶可以好好比較,不像以前,Samsung LSI 主力用 45nm 時台積電用 40nm half node,Samsung 量產 32nm 時台積電用 28nm half node(台積電的 32nm 只有研發沒有量產),Samsung LSI 的 14nm 和台積電的 16nm 規格也有差異,不好比較。還有 HKMG 或 SiO2、gate last 或 gate first 之差異,讓客戶有長遠技術走向的不同考量。到了 10nm 製程世代,則是直接硬碰硬的競爭 1. cost、2. performance、3. power(漏電)、4. yield。

 

台積電 7nm 製程的技術抉擇

台積電的 7nm 製程技術重點,是選擇 FinFET 下一代新的電晶體結構、以及在不使用 EUV 曝光之下,如何讓浸潤式微影多重曝光可以順利推進到 7nm。相對以前是一個製程接著一個製程的研發,這次台積電在研發 10nm 新製程的同時,也同步啟動研發下一代的 7nm 製程技術,預計 1Q17 進行製程驗證,7nm 將高度相容於 10nm 的技術成果和製程設備,90% 的 10nm 設備可以繼續用在 7nm。並可以利用 10nm 學習到的製程能力,快速提升良率。

台積電的 7nm 將不會大量使用 EUV 設備,但 EUV 會從 7nm 開始小量投入研發生產,而大量使用在 5nm 製程。台積電的 7nm 因為技術還沒有確定,還不知道 performance、pwoer、density 相對 10nm 的進步程度。台積電認為相對於 10nm 是一個相對比較短 node,而 7nm 和 16nm 一樣,屬於生命週期比較長的 technology node。

 

InFO 技術讓台積電取得 100% A10 訂單,長期將改變封裝產業生態

台積電的晶圓級封裝(Wafer Level Package,WLP)技術原本發展的是 CoWoS(Chip-on-Wafer-on-Substrate)技術,因良率和材料成本太貴,只有用在少數高階 GPU 和 FPGA 產品,其後發展的以業界 Fan-Out 封裝技術為基礎的 InFO(Integrated Fan-Out)技術,在成本和良率上,則取得了重大成功,和 Flip Chip BGA / CSP 比較,InFO 優點如下:

  1. 可用在高 pin count 的複雜晶片。
  2. 用封膠面板(Molding Panel)或稱為重構晶圓(Reconstituted Wafer)取代傳統 Flip Chip 使用的載板(substrate),成本便宜,而且
  3. 厚度減少超過 20%。
  4. 提高晶片 performance 20%。
  5. 散熱效果多 10%

台積電似乎已經克服了 InFO 各種困難的良率問題,為先進 AP 提供一個更薄的 form factor、更便宜、良好可靠度的晶圓級封裝技術方案。目前看起來台積電的 InFO 技術已經開發完成,並通過 Apple 的驗證,正在龍潭封裝廠積極建置產能中,第一代 InFO 預計 2Q16 量產,應該會配合 16nm Apple A10 訂單量產,預計 4Q16 可貢獻 US$100M 營收。

雖然營收貢獻比例不高,但可成為 10nm 競爭 Apple A10 AP 的加分因素,甚至因為台積電 InFO 和 Samsung LSI 的類似封裝技術完全不同,用同樣的 die 做出來的晶片(chip)form factor 不同,除非在手機內預留空間,否則 A10 晶片將無法分給兩家不同的封裝技術來生產,但既然用 InFO 目的就是將晶片減薄,在機構設計上當然會充分利用減薄後的空間,將無法使用 Samsung LSI 生產的不同厚度的晶片,因此也就無法像 A9 一樣分給台積電和 Samsung LSI 兩家共同生產。因為 InFO 技術,Apple A10 可能從兩家供應商,又改回選擇台積電成為獨家供應商,果真發生的話,InFO 帶來效益則非常大,不只是封裝本身 US$100M 營收而已,還讓台積電變成 A10 獨家供應商。

如果 2016 年 Apple 使用台積電 InFO 成功,2017 年之後,其他客戶如 Qualcomm 和 MTK 勢必跟進,InFO 產能需求大增,客戶也會要求有 second source,研判台積電不排除將 InFO 技術授權給專業封裝廠使用,畢竟台積電的核心業務是晶圓製造,不是封裝。長期來看,對 IC Substrate 產業影響很大,尤其是做手機用的 Flip Chip CSP 廠商,其次是 Flip Chip BGA 廠商,封裝廠多有發展自己的晶圓級封裝技術,或可取得 InFO 授權,影響比較小。2016 年馬上受影響的是 Apple 的 AP 載板供應商 Ibiden 和 SEMCO。

台積電正在開發第二代 InFO 技術,將配合 10nm 和 7nm 製程技術的進度量產。

(全文未完;本文由 Richard’s Research Blog 授權轉載;首圖來源:達志影像

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