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因應 5 奈米，宜特推獨家去層方式，避免 Die 損壞，完整提出電路圖
作者 |發布日期 2020 年 04 月 06 日 9:30 |
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分類 市場動態 , 晶片 , 材料、設備

為了協助客戶做好專利迴避、完整提出該層電路圖找異常點（Defect），宜特 3 月 26 日推出獨家晶片去層技術，將樣品如魔術般放大，直接在晶片封裝（Package）還存在的情況下進行去層工程，不僅可以大幅提升工程上的良率，完整提出電路圖，還可衍生應用在合金 PAD、精密 IC 及其他無法取 Die 卻需要去層的晶片樣品上。 繼續閱讀..

【宜特小學堂】晶片逆向去層：宜特用這招避免 Die 損壞，完整提出電路圖
作者 |發布日期 2020 年 03 月 26 日 9:30 |
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分類 光電科技 , 晶片 , 零組件

隨著摩爾定律，製程演進至 7 奈米、5 奈米甚至達 3 奈米，晶片裡的 die 幾乎接近螞蟻眼睛大小，一般人眼無法辨識，因此希望藉由一般晶片層次去除（delayer）完整提取 die 裡每一層電路，難度非常高，硬進行一般層次去除技術的後果，不只良率偏低，更可能發生連 die 都除到不見或遺失的窘境。 繼續閱讀..