迎接１奈米時代，二維材料如何解決矽基電晶體的瓶頸？

電晶體在摩爾定律 (Moore’s Law) 的推動下持續提高矽基積體電路 (ICs) 效能，隨著尺度微縮至10 奈米技術節點以下，已接近操作元件下的物理極限。（資料來源：閎康科技；文章編修：科技新報）

▲ 本文出自國立清華大學電機系邱博文教授、楊岳強，於閎康科技發布之「二維半導體的新戰場：硒氧化鉍電晶體」文稿，經科技新報修編。

儘管設計技術協同優化（Design-Technology Co-Optimization, DTCO）與鰭式電晶體（Fin FET）技術將尺度微縮至 5 奈米技術節點，控制短通道效應仍然是矽基電晶體最嚴峻的挑戰 ^[1] 。因此 1 奈米以下原子級厚度的二維材料電晶體通道已然成為研究熱點 ^[2][3]。

後矽時代的元件候選者

二維材料多樣化的原子堆砌結構，賦予許多新奇的物理現象與出色的元件效能：超高載流子遷移率 ^[4][5]、低損耗介電絕緣體 ^[6]、莫爾晶格下的超導體 ^[7]、可調的金半接觸 ^[8]、表面摻雜下的彈道傳輸 ^[9]、異質堆疊下的鐵磁序 ^[10]與能谷極化效應 ^[11]等，因而成為後矽時代的元件候選者。在此同時，以矽基為主流的積體電路：FeFET、TFET、DSFET、SFET、FFE 等新型態場效電晶體 ^[12]，也正面臨極具複雜的整合程序與元件兼容性 ^[13]，必須面對超越馮·諾依曼架構  (Von Neumann Architecture) 所帶來新的挑戰 ^{[14] [15]}。

放眼未來，互補式金屬氧化物半導體電晶體 (CMOS) 微縮限制的到來，需要更特別的結構設計 (VGAA、VTFET)，或取代矽基的新世代材料來滿足莫爾定律延續的標準。在此，我們將介紹新穎的二維材料——硒氧化鉍半導體，以及它優異的元件特性 ^[16]，可望成為國際元件與系統路線圖 (International Roadmap for Devices and Systems, IRDS) 上新的觀察員。

發現矽基半導體的研究之路

20 世紀中期，貝爾實驗室的點接觸式電晶體研究得到突破，以及接面式電晶體的相應而生，讓半導體表面態束縛的電子能夠藉由場的效應，實現在電晶體內電流放大與整流的作用 ^[17]。然而鍺元素先行應用於雷達檢波器，使得鍺元素電晶體較早作為研究對象。隨著時間的推移，科學家發現鍺元素在低熔點的限制下，無法在較高的電勢場有效操作，同時，科學家也發現同族矽元素具有較高的熱穩定性，便轉移投注在矽晶圓的研究上。

由於「高溫氣體擴散法」^[18]成功在矽晶圓上摻雜硼與砷元素，形成 P 與 N 型區域半導體；以及利用「熱氧化法」^[19]來控制二氧化矽薄膜成長，不僅降低矽半導體表面態造成影響，原生氧化層也可作為高界面品質的絕緣體。因此後續大量矽基半導體的研究，也造就了「金屬氧化物半導體場效電晶體」 (MOSFET) 的問世，為 21 世紀積體電路帶來豐碩的基礎。

積體電路技術的演進：手工焊接至 22 奈米技術

積體電路工業的發展，從手工銲錫連接分立元件的年代，演變至矽基積體電路內部整合電阻、電容、電晶體元件。平面化工藝的電晶體可視為積體電子的基礎單元。隨著對高速運算與儲存容量需求的提升，晶片的密度與結構複雜性也持續增加。值得一提的是，在 22 奈米技術節點以前，尺寸微縮約莫 0.7 倍時，等比降低的能耗與倍數成長的性能，這段時期可謂摩爾定律驅動下的黃金歲月。

然而，當元件尺度進一步縮小至小於 20 奈米後，閘、源、汲極之間的內部電場開始互相干擾，電子波動特性逐漸主導粒子的行為，此時量子效應所產生的影響不可忽視。小尺寸的非理想效應隨之而來，包括閾值電壓短通道效應（SCE）、汲極引起的能障降低（DIBL）等。

矽微電子的技術演變：積層型三維積體電路和新穎材料

以蘋果 2022 年 A16 處理器為例，相較 1971 年代 Intel 4044 微處理器，電晶體數量約增加了   700 萬倍。由此可知，在電晶體設計的兩個重要指標為基準：低漏電流 Gate and Source-to-Drain Leakage 與開關響應度 Subthreshold Swing，設法跳脫出平面結構占地面積不足的窘境。早在 1999 年由 Chenming Hu 團隊在IEEE發表「Sub 50-nm FinFET: PMOS」鰭式半導體的初型論文後，已預言了從 2D MOSFET 向 3D FinFETs 演進的趨勢。這一轉變不僅使特徵尺度能進一步縮小，也有效維持了閘極立體結構對通道的控制能力 ^[20][21][22]。2016 年由 N. Loubet 團隊以 FinFETs 為基礎下，建構出垂直堆疊的 3 層「環繞閘極場效電晶體（GAAFETs）」^[23]。發展至今，台積電在 3 奈米節點依然採用技術較成熟的 FinFET 結構。至於 2 奈米以下技術節點，未來則必須仰賴「積層型三維積體電路 3DIC」製程技術的成熟度，在垂直堆疊方向上努力延續莫爾定律。

綜觀矽微電子學時代的技術演變，儘管鰭式結構（FinFET）代表了當前最先進的晶體管設計，仍然面臨著微縮帶來的諸多嚴峻挑戰。鰭片的寬度縮小就意謂著表面粗糙度與懸鍵會引起強烈的載流子散射 ^[24]，導致遷移率大幅下降；同時，也伴隨著其它非理想效應存在：速度飽和、漏電流與能量耗散的顯著增加。另外，也由於塊體矽的固有厚度，摻雜的程度往往只能允許單面閘極控制通道表面，極大限制了矽電晶體的面積使用效率。為了解決上述瓶頸，當前的國際半導體技術路線圖 (ITRS) 評估互補金屬氧化物半導體技術的下一代要求，迫切需要新穎材料來替代矽在原子尺度上的限制 ^[25]。

欲了解更多二維材料的探索與技術突破，請參閱全文：二維材料的探索與技術突破

（資料來源：閎康科技；首圖來源：Shutterstock）

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