力推 Certus 設計收斂方案!Cadence 立足運算軟體、邁向系統優化

作者 | 發布日期 2022 年 12 月 14 日 10:00 | 分類 IC 設計 , 晶片 line share follow us in feedly line share
力推 Certus 設計收斂方案!Cadence 立足運算軟體、邁向系統優化


在超大規模運算、5G、IoT、智慧汽車等新興應用的帶動下,大尺寸晶片的設計日趨複雜,讓完全手動的全晶片收斂流程變得更加冗長繁瑣,設計人員動輒需要耗費數月之久才能完成。有鑑於此,電子設計創新廠商益華電腦(Cadence)宣布推出全新 Certus 設計收斂解決方案(Closure Solution),支援全自動化環境、大規模平行/分散式架構、無限容量的設計優化與簽核,有效降低產品開發設計瓶頸、複雜性與功耗,進而帶給設計團隊一夜完成設計收斂並提升 10 倍生產力的最佳體驗。

觸角擴及 AI 及 3D-IC,攜手夥伴實現 EDA 2.0 技術轉變

EDA 軟體起家的 Cadence,創立至今以來一直以運算軟體(Computational Software)為其核心競爭力,在以此奠定紥實基礎後,更逐步將發展觸角擴大至 AI、3D-IC,甚至生物模擬等領域。基於這樣的發展策略,除了在今年 7 月斥資 5 億美元收購 OpenEye Scientific 公司以從事藥物開發之外,Cadence 早在 2021 年 7 月便推出以機器學習為技術基礎的 Cadence Cerebrus  智慧晶片設計工具(Cerebrus Intelligent Chip Explorer),能實現數位設計自動化與規模化。該產品獲得客戶迴響,包括聯發科、瑞薩電子等公司陸續採用。

在 5G、AI 與智慧車聯網等應用的帶動下,未來晶片會朝著大尺寸、高層數與線路密度高等方向發展,為了解決這些趨勢帶動的晶片設計日趨複雜問題,同時有效延伸摩爾定律生命,Cadence 於 2021 年 10 月推出加速系統創新的 Integrity 3D-IC 平台。Cadence 資深副總裁暨數位與簽核事業群總經理滕晉慶博士表示:「該產品的推出標示著 Cadence 整合自家類比、數位、封裝、PCB 等設計平台與系統分析平台,成為業界唯一將 3D 設計規劃、實現與系統分析整合在單一管理介面中的全面性 3D-IC 平台。」

Integrity 3D-IC 平台一推出便受到廣大業界的青睞,Cadence 並藉由該平台與台積電展開緊密的合作,在整合自家分析工具的同時,Integrity 3D-IC 與台積電 3D Fabric 技術無縫協作,實現系統驅動的 PPA 性能、功能與面積之目標。

在運用 AI 推動數位設計自動化的過程中,大數據分析變得更加重要,有鑑於此,Cadence 隨即在 2022 年 9 月發表以整合分析電子業與半導體業設計資料為目標的全新 JedAI 整合企業資料和人工智慧平台(Joint Enterprise Data AI Platform),該平台透過大數據與 AI 的優化,從單個運行的「單運行、單引擎」演算法進化成為整個 SoC 設計和驗證流程中「多運行、多引擎」的全新演算法。目前加入 JedAI 平台合作行列的合作夥伴包括瑞薩電子等廠商,為實現新一代 EDA 2.0 的技術轉變共同努力。

打造一夜間完成設計收斂的全自動化環境,加快客戶即時上市時程

隨著上述工具與平台的陸續到位,Cadence 更進一步展開完整系統之優化的下一階段目標工程。滕晉慶表示,在新興應用的帶動下,晶片層級設計在尺寸及複雜性面臨空前未有的新挑戰。由於當代設計中晶片尺寸愈來愈大,即使所包含的各種子系統尺寸也很大,為了降低複雜度,遂將子系統分割成許多模塊來設計,然後再進行全晶片組裝作業。

但不論模塊級收斂流程或全晶片級收斂流程皆需經過靜態時序分析(Full Static Timing Analysis,STA)、簽核工程變更指令(Engineering Change Order,ECO)/優化、最終簽核等程序,所以整個設計團隊中難免會有晶片主設計者與模塊設計者之間存在重複循環動作的狀況。光是每疊代時序/功耗收斂就需要耗時 5 到 7 天,再加上 STA 分析需要優化與簽核上百個分析場景,所以整個流程往往需要耗上數月才能完全收工。

為了解決手動全晶片收斂流程的繁瑣冗長難題,Cadence 於今年 10 月推出全新 Cadence Certus。該方案透過與 Cadence Innovus 設計實現系統和 Tempus  時序簽核解決方案共用的引擎,進行同步的全晶片優化,有效減少設計團隊間冗長、重複的需求,讓團隊揮別以往需耗費數月時間的純手動流程,進而打造一夜之間就能完成設計收斂的全自動化環境與分散式、分層化架構,企業可以彈性地在雲端執行,也可在企業資料中心裡運行。

Cadence Certus 並提供可只對設計變更部分進行恢復和替換的遞增簽核方案,加速最終簽核的速度。其互動式 SmartHub 使用者介面讓設計者透過交叉探測來執行詳細的時序除錯,進而加快最後階段設計收斂的腳步。Cadence Certus 更為設計人員帶來無與倫比的生產力提升體驗,首先透過 Certus 與 Cerebrus 的結合,便能讓模塊層級與全晶片設計人員同時感受到強大的生產力效益。再者,藉由與 Integrity 3D-IC 平台的整合,用戶可以對跨異質整合製程晶片與晶片間的時序關係優化與簽核,發揮極致的 3D-IC 設計效率。更具效益的是,Certus 能為最大尺寸的晶片設計專案提供無限設計容量,整體生產力因而增加 10 倍。

雖然 Cadence Certus 推出至今不到兩個月,但已經為許多企業客戶帶來有目共睹的效益,包括協助類比與混合信號 IC 供應商美商邁凌科技(MaxLinear)與微控制器大廠瑞薩電子(Renesas Electronics)加快即時上市時程。其中,前者透過該方案自動化整個優化與簽核流程,大幅提高設計成功率,節省5%全晶片未發掘功耗。後者更得以提升 6 倍的晶片級簽核收斂周轉時間。

「在運算軟體的基礎下,Cadence 逐步擴展到 AI、機器學習與 3D-IC,如今更進一步從 Cerebrus、Certus 及 Integrity 3D-IC 等方案,全面推動系統優化,」Cadence 台灣區總經理宋栢安指出。「Cadence 如今已位居半導體系統設計的關鍵角色, Cadence 不再是一間純 EDA 公司,而會在持續深化運算軟體領先地位的同時,全面開發解決系統優化挑戰的各種應用。」

(首圖來源:Shutterstock)