Tag Archives: Cadence

力推 Certus 設計收斂方案!Cadence 立足運算軟體、邁向系統優化

作者 |發布日期 2022 年 12 月 14 日 10:00 | 分類 IC 設計 , 晶片

在超大規模運算、5G、IoT、智慧汽車等新興應用的帶動下,大尺寸晶片的設計日趨複雜,讓完全手動的全晶片收斂流程變得更加冗長繁瑣,設計人員動輒需要耗費數月之久才能完成。有鑑於此,電子設計創新廠商益華電腦(Cadence)宣布推出全新 Certus 設計收斂解決方案(Closure Solution),支援全自動化環境、大規模平行/分散式架構、無限容量的設計優化與簽核,有效降低產品開發設計瓶頸、複雜性與功耗,進而帶給設計團隊一夜完成設計收斂並提升 10 倍生產力的最佳體驗。 繼續閱讀..

益華數位、客製/類比設計流程獲台積電 N4P 與 N3E 製程認證

作者 |發布日期 2022 年 11 月 03 日 10:12 | 分類 IC 設計 , 半導體 , 晶圓

電子設計業者益華電腦(Cadence)今日宣布,數位與客製/類比設計流程通過台積電 N4P 與 N3E 製程認證,支援最新設計規則手冊(DRM)與 FINFLEX 技術;雙方共同客戶已經開始使用最新的台積電製程技術和經過認證的 Cadence 流程來實現更佳的功率、效能和面積(PPA)目標,加速產品上市。

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聯電攜手 Cadence 針對 22 奈米類比與混合訊號設計完成認證

作者 |發布日期 2022 年 08 月 24 日 14:50 | 分類 IC 設計 , 半導體 , 晶圓

晶圓代工大廠聯電與 EDA 大廠 Cadence 共同宣布,Cadence 的類比與混合訊號 (Analog/Mixed Signal,AMS) 晶片設計流程獲得聯電 22 奈米超低功耗 (22ULP) 與 22 奈米超低漏電 (22ULL) 製程認證,此流程可優化製程效率、縮短設計時間,加速 5G、物聯網和顯示等應用設計開發,滿足日漸增高的市場需求。

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「溝通」與「彈性」,Cadence 發掘打造高效、創新團隊方程式!

作者 |發布日期 2022 年 07 月 25 日 9:00 | 分類 IC 設計 , 人力資源 , 晶片

過去兩年的疫情,不僅迫使人們重新思考工作與自身的定位,工作場域與模式的轉變也大大地考驗著企業如何快速應變。在逐步邁向原軌道的同時,連續八年再度獲選財星百大最佳職場(Fortune 100 Best Companies to Work For)的 Cadence 帶我們一探究竟,如何持續為員工提供優秀的工作場所與體驗?甚至從中出發掘高效與創新的關鍵?
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中國開綠燈華大九天深圳上市,2030 年要登上全球 EDA 軟體龍頭

作者 |發布日期 2022 年 06 月 27 日 11:40 | 分類 中國觀察 , 材料、設備 , 軟體、系統

近年美中衝突下,中國半導體產業屢受美國政府限制。為扶植中國本體半導體製造業發展,中國政府透過各種方式支援各類型半導體相關公司,仍是歐美大廠壟斷的自動化設計軟體 (EDA) 就是中國急於突破的關鍵。被寄予厚望的中國 EDA 軟體企業華大九天 (Empyrean Technology) 日前在證券監管機構批准下,將在深圳上市。

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從 Cadence 看企業如何培育人才與推動創新,以因應半導體產業發展?

作者 |發布日期 2022 年 04 月 28 日 9:00 | 分類 IC 設計 , 人力資源 , 晶片

「培育人才,並讓團隊做有意義的工作。」談起競爭激烈的半導體產業與如何吸引與留住頂尖人才等議題時,Cadence 全球副總裁、亞太及日本區總裁石豐瑜是這樣破題。Cadence 作為半導體的上游,提供晶片設計所需的軟體、硬體和 IP ,讓使用者透過這些工具實現創新的晶片和系統開發,協助電子設計從概念走向應用實現。 繼續閱讀..

EDA 大廠 Cadence 財報讚、調高全年度財測,盤後大漲

作者 |發布日期 2022 年 04 月 26 日 8:50 | 分類 材料、設備 , 財報 , 財經

美國電子設計自動化(Electronic Design Automation,EDA)工具與半導體 IP 領先供應商益華電腦(Cadence Design Systems, Inc.)於美股週一(4 月 25 日)盤後公布 2022 年第一季(截至 2022 年 4 月 2 日為止)財報:營收年增 22.6% 至 9.02 億美元,非一般公認會計原則(Non-GAAP)每股稀釋盈餘年增 41% 至 1.17 美元。

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Cadence 與達梭系統攜手,合作開發電子系統

作者 |發布日期 2022 年 02 月 27 日 9:15 | 分類 IC 設計 , 零組件

EDA 電子設計自動化大廠益華電腦(Cadence Design Systems, Inc.)和達梭系統(Dassault Systèmes)宣佈建立策略合作夥伴關係,共同為高科技、汽車與交通運輸、工業設備、航空航太與國防以及醫療保健等眾多垂直市場的企業客戶,提供具整合性的新一代解決方案,推動高效能電子系統開發。

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益華聯手達梭系統,加速機電虛擬雙生體驗

作者 |發布日期 2022 年 02 月 23 日 12:32 | 分類 IC 設計 , 晶片 , 材料、設備

益華電腦(Cadence)和達梭系統(Dassault Systèmes)今天宣布建立策略合作夥伴關係。此一合作將達梭系統的 3D EXPERIENCE 平台與 Cadence Allegro 平台,結合在一個整合解決方案中,使公司能夠掌握複雜互聯電子系統中的跨專業建模、模擬、以及優化。藉由這種新的跨專業解決方案,為複雜的電子系統加速端到端系統開發流程,同時優化其設計以提高效能、可靠性、可製造性、供應鏈韌性、合規性和成本考量。

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EDA 大廠 Cadence 財報讚、本季財測勝預期,盤後大漲

作者 |發布日期 2022 年 02 月 23 日 8:35 | 分類 材料、設備 , 證券 , 財經

美國電子設計自動化(Electronic Design Automation,EDA)工具與半導體 IP 領先供應商益華電腦(Cadence Design Systems, Inc.)於美股週二(2 月 22 日)盤後公布 2021 年第四季(截至 2022 年 1 月 1 日為止)財報:營收年增 1.7% 至 7.73 億美元,非一般公認會計原則(Non-GAAP)每股稀釋盈餘年減 1.2% 至 0.82 美元。

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Cadence 聯手台積電加速 3D IC 創新設計,滿足 HPC、汽車應用

作者 |發布日期 2021 年 11 月 09 日 9:11 | 分類 5G , IC 設計 , 晶圓

EDA 設計業者益華(Cadence)近日宣布,攜手台積電加速 3D-IC 多晶片設計創新。Cadence 旗下的 3D-IC 平台「Cadence Integrity」可支援台積電 3DFabric 技術(包括 InFO、CoWoS、TSMC-SoIC等);加上 Cadence Tempus時序簽核解決方案支援新的堆疊靜態時序分析(STA)簽核方法,進而縮短設計周轉時間,得以讓客戶創建更具競爭力的超大規模運算、車用等 3D SoC。

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Cadence 推出以機器學習為基礎的革命性產品 Cerebrus,提供無與倫比的生產力和品質、擴大數位設計領導地位

作者 |發布日期 2021 年 07 月 27 日 14:00 | 分類 5G , AI 人工智慧 , IC 設計

全球電子設計創新領導廠商 Cadence Design Systems, Inc.(益華電腦)今天宣布推出 Cadence Cerebrus 智慧晶片設計工具(Cadence®  Cerebrus™ Intelligent Chip Explorer),這是一款以機器學習為技術基礎所開發的新型工具,可實現數位晶片設計自動化和規模化,讓客戶能夠更快速地達到客製化晶片設計的目標。相較於人工操作方式,Cerebrus 和 Cadence 暫存器傳輸級到簽核流程(RTL-to-signoff)的結合,使高階晶片設計人員、電腦輔助設計團隊和矽智財開發者,能提高多達 10 倍的工程生產力,以及優化高達 20% 的功耗、效能與面積(PPA)。 繼續閱讀..

拓墣觀點》現行 AiP 封裝發展趨勢

作者 |發布日期 2021 年 06 月 16 日 7:30 | 分類 5G , IC 設計 , PCB

隨著 5G 通訊毫米波需求提升,AiP 封裝技術也逐漸因應而生,然考量使用場域體積和功耗不同,目前逐步區分為天線數目較少並用於智慧型手機 AiP 封裝,以及天線數較多且操作車用和基地台等 AiM 系統應用;此外,關於支撐射頻晶片與天線的載板材質,由於需思考在訊號傳輸過程中的能量蓄積與損耗情形問題,故目前主力產品皆選用低 Df 與 Dk 值的 LCP 為相關材料。 繼續閱讀..