IBM 攜手 Lam Research 研發 1 奈米以下製程，瞄準 High-NA EUV 技術

IBM 與半導體設備大廠 Lam Research 宣布展開新一輪合作，雙方將共同開發支援 1 奈米以下（sub-1nm）邏輯製程節點的新材料與製造技術，並聚焦 High-NA EUV 微影技術。

根據雙方公布的內容，這項合作將為期五年，目標為未來邏輯晶片建立可行的製造路徑。

在技術合作方面，IBM 將運用其位於紐約 Albany NanoTech Complex 的先進研究設施，而 Lam Research 則提供完整的製程設備與技術，包括 Aether 乾式光阻技術、Kiyo 與 Akara 蝕刻平台、Striker 與 ALTUS Halo 沉積系統等。

雙方計畫建立完整製程流程，用於奈米片與奈米堆疊（nanostack）電晶體架構，以及背面供電（backside power delivery）技術，並驗證 High-NA EUV 圖案在實際晶片層中的轉移與良率表現。

隨著 AI 與高效能運算需求快速成長，半導體產業正持續推進更先進製程節點。以產業龍頭台積電為例，目前最先進量產製程為 3 奈米，並採用鰭式電晶體 FinFET；最近備受矚目的 2 奈米則導入 GAAFET 則採用奈米片（Nanosheet）堆疊方式。

未來台積電亦規劃推出 A14（約 1.4 奈米）製程節點，持續提升晶片密度與能效表現。

電晶體尺寸越小，面臨的困難點越多 ，特別是？

不過，當製程推進至 1 奈米或以下時，半導體產業將面臨多項技術挑戰。

1. 量子效應與漏電問題：當電晶體尺寸接近原子尺度時，電子行為不再完全符合傳統半導體物理，可能出現穿隧效應（quantum tunneling），導致漏電增加並影響功耗控制。
2. 材料與微影技術限制：要持續縮小線寬，需導入 High-NA EUV 微影技術，同時光阻與相關材料也可能須重新設計，但相關設備與製程成本相當高昂。
3. 晶片架構與設計調整：隨著製程持續微縮，電晶體與互連設計需要重新規劃，例如奈米片、奈米堆疊或背面供電等新技術。

Lam Research 技術與永續長 Vahid Vahedi 表示，隨著半導體產業邁向 3D 微縮架構時代，製程突破將取決於材料、製造流程與微影技術的整合。

此次與 IBM 的合作將聚焦 High-NA EUV 乾式光阻與相關製程技術，以加速開發更低功耗、性能更高的電晶體，滿足 AI 時代對運算能力持續成長的需求。

（首圖來源：IBM）