伊利諾大學 Grainger 工程學院團隊近日宣布，單晶矽 3D 堆疊晶片取得新突破，為延續摩爾定律的新希望。材料科學與工程教授曹青（Cao Qing，音譯）領導研究，核心在以超薄單晶矽奈米薄膜與低溫製程，把多層矽電路直接疊加在同晶片上，提升運算密度、效能與能源效率。
傳統晶片微縮愈來愈接近物理極限，團隊認為，下一步不再只是把電晶體做得更小，而是改以「向上堆疊」擴充算力。現有多層封裝多半先在不同晶圓完成製作再貼合，這次展示更進一步單體式 3D 整合（monolithic 3D integration），可把各層元件直接逐層做在前一層上方，讓層間連接更密集、距離更短，也有助提升通訊頻寬。
這項方法最大的挑戰在於熱預算。因為完成第一層電路後，後續製程若溫度過高，就可能破壞金屬互連。團隊以厚度不到 10 奈米的單晶矽奈米薄膜，從供體晶圓轉移到已完成電路的接收基板上，並將鍵合溫度控制在不超過 200°C。團隊同時採用無接結（junctionless）電晶體設計，避開傳統高溫摻雜流程，保留單晶矽優勢同時，維持可接受的製造條件。
▲ 單片 3D 靜態隨機存取記憶體單元示意圖（左）與偽色電子顯微鏡影像（右），單元含六個電晶體分布於三層垂直堆疊層。（Source：Illinois）
結果顯示，團隊成功做出三層堆疊結構，每層含 625 顆電晶體，整體良率達 98%~100%。元件輸出電流密度可與高溫製作的傳統體矽電晶體媲美，且表現明顯優於其他替代材料製作的單體式 3D 元件，至少高三至四倍。研究員也把各層以垂直金屬互連，完成 3D 邏輯電路與靜態隨機存取記憶體（SRAM）單元。
曹教授指出，這項成果更重要的意義在可擴充性，未來理論還能繼續堆疊更多層。團隊正準備技轉給工業半導體晶圓廠，目標是推動真正可商用的單體式 3D 矽晶片。
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- Monolithic three-dimensional integration of silicon transistors
（首圖來源：shutterstock）
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