【宜特小學堂】晶片逆向去層:宜特用這招避免 Die 損壞,完整提出電路圖

作者 | 發布日期 2020 年 03 月 26 日 9:30 | 分類 光電科技 , 晶片 , 零組件 follow us in feedly


隨著摩爾定律,製程演進至 7 奈米、5 奈米甚至達 3 奈米,晶片裡的 die 幾乎接近螞蟻眼睛大小,一般人眼無法辨識,因此希望藉由一般晶片層次去除(delayer)完整提取 die 裡每一層電路,難度非常高,硬進行一般層次去除技術的後果,不只良率偏低,更可能發生連 die 都除到不見或遺失的窘境。

但為了專利迴避,或需完整呈現該層電路圖找 Defect 時,還有什麼方式可完整提出電路圖?

逆向工程,又稱反向還原工程(Reverse Engineering),不熟悉此工程的人,常常與駭客、盜版、竊盜連在一起。但其實不盡然,隨著專利戰盛行,逆向工程對許多企業而言,不僅是保護自身專利,確保競爭對手不能非法使用這些專利,同時也保護自己不會侵犯到競爭對手的專利。

對半導體產業而言,逆向工程更一直是 IC 研發設計的主軸,可協助 IC 設計公司全面性分析開發新產品所需的成本、工時、人力與技術,並在電路提取針對有專利性的電路,經專利地圖資料庫分析比較,以做好專利迴避,藉此了解市場態勢並掌握商機。

何謂逆向工程

以往一般取 die 後去層(Delayer)技術,會因樣品過小等因素,導致 die 不見或 crack 而無法製程分析;當無法去層到金屬層(Metal)M1 時,記憶體(memory block)僅能以推測得知,電路模組分析圖亦無法完整繪製。

本次小學堂與長久以來支持宜特的讀者,分享宜特如何利用獨家去層技術,將樣品如魔術放大,直接在晶片封裝(Package)還存在的情況下進行去層工程,不僅可大幅提升工程良率,完整提出電路圖,還可衍生應用於合金 PAD、精密 IC 及其他無法取 die 卻需要去層的晶片樣品。

三步驟,晶片去層,避免 die 損壞,完整提出電路圖

第一步驟:樣品製備──物理方式去膠體

首先,在晶片封裝還存在的情況下,以物理方式去除晶片 die 正面多餘膠體。相較以往須先去除 package 僅在裸 die 去層,此法可在較大面積/體積施作,可大幅減少後續去層時 die 遺失的機率,並保持 die 面的平整度。

▲ 先進製程 IC 非常小,宜特克服小 die,第一步先透過物理方式去膠,提出最上層電路圖。

第二步驟:機台去層

再來,藉由離子蝕刻機,將 IC 護層(Passivation)與隔絕層(Oxide),用適當參數以離子蝕刻方式,將不需要的部分移除,藉由宜特獨家的控制參數方式,使下層金屬層不受傷。

▲ 第二步驟,透過電漿離子方式,進行去護層。

第三步驟:藥液去層

IC 護層去除後,再以藥水蝕刻,蝕刻該層需去除的金屬層,即可完整提出電路圖。

▲ 去完護層後,透過化學藥液浸泡,再次去除金屬層,提出底層電路圖。

本篇宜特小學堂,特別先行提供給長久以來支持我們的客戶,若您有任何晶片去層需求,或想更進一步了解相關知識細節,歡迎洽詢 +886-3-579-9909 分機 1068 邱小姐,Email:marketing_tw@istgroup.com。