突破技術邊界：低溫混合接合與先進封裝

呈上篇，2005 年，RPI 的 Gutmann 與 Lu 團隊成功展示並將此技術命名為混合接合（Hybrid Bonding）。（資料來源：閎康科技，經科技新報編修為上下兩篇，此篇為下篇）

研究人員開始發展基於 Cu/Polymer (聚合物）和 Cu/SiO₂ 結構的理想混合接合技術。IBM 科學家開發了一種「鎖與鑰（Lock-and-Key）」混合接合結構，利用聚合物的順應性（compliance），頂層晶圓的銅墊/銅柱結構充當「鎖」，底層晶圓上的聚合物（如聚醯亞胺）則具有較大孔洞，充當「鑰匙」，容納銅墊/銅柱狀結構。

如圖 4 所示，300mm 晶圓級接合成功，並且利用鎢穿矽通孔（WTSV）將接合與研磨後的晶圓導通至外部 [18]。有了在 IBM 的研究經驗與成果，陳冠能教授在加入國立陽明交通大學後與 IBM 合作，成功展示了基於「鎖與鑰」方案的 300mm 晶圓級 Cu/SiO₂ 混合接合，並完成了可靠性測試 [19], [20]。如圖5所示，熱壓接合條件為 400°C，持續 1 小時，施加 10,000 N 壓力，在 2×10⁻⁴ torr 的真空環境中進行。

▲ 圖 4. 採用 Lock-n-Key 技術的 Cu/Polymer 混合接合展示 [18]

▲ 圖 5. Cu/SiO₂ 混合接合示意圖 [20]

鑲嵌式銅結構中發展混合接合的技術困難與對應解法（DBI）

熱壓 Cu/SiO₂ 混合接合理想的方式是直接使用鑲嵌式（damascene）銅與旁邊的二氧化矽介電材料作為接合介質。由於鑲嵌製程的特性，銅表面通常會有凹陷，深度可達 50 nm，具體數值取決銅墊尺寸。圖 6 為例，銅表面大約低於二氧化矽表面 20 nm [21]。即便如此小的凹陷，仍會導致銅接合的表面形貌不佳，較硬的二氧化矽表面會先接觸，阻礙接觸銅墊中央。因此，在二十年前如何在鑲嵌式結構中實現穩定的混合接合早就是一個有難度的挑戰。有趣的是鑲嵌式銅本身的結構特性，反而啟發了研究人員開發出另一種混合接合方式──直接接合互連（Direct Bond Interconnect, DBI）技術。

雖然 DBI 最初並未使用「混合接合」一詞，其實核心概念是一致的：兩個具有凹陷銅墊且周圍包覆二氧化矽的晶圓或晶片，透過氧化物對氧化物（Oxide-to-oxide）接合在室溫下貼合，銅對銅接合溫度（如 400°C）的退火過程中，由於銅的熱膨脹係數（CTE）大於二氧化矽，會導致銅的凹陷填充，最終形成銅墊的膨脹接觸與接合，如圖 7 所示 [22]。且銅對銅接合時不需要施加壓力或使用真空環境，使其具備量產的潛力；氧化物對氧化物接合可在室溫下完成，與熱壓接合相比，製程時間大幅縮短，產能也會更高。

▲ 圖 6. Cu/SiO₂ 表面形貌 [13]

▲ 圖 7. 基於 DBI 的混合接合過程示意圖

▲ 圖 8. 使用混合接合的堆疊 CIS 橫截面示意圖 [22]

DBI 迅速引起了業界的關注，並被應用於實際產品中。第一個成功應用混合接合的商業案例是 CMOS 影像感測器（CIS），無需增加感測器的總體尺寸還能提升解析度。除此之外，混合接合還縮短了感測器與邏輯層之間的互連距離，使得連接間距更小，降低了寄生電容，提高功耗效率，減少了雜訊，特別是在低光環境下的影像品質改善尤為顯著。如圖 8 所示，此款 CIS 即使用了混合接合技術 [22]。

氮化矽碳與高密度混合接合技術的突破

▲ 圖 9. 400nm 間距混合接合互連 [23]

如同其他業界的努力，imec 研究團隊亦積極開發混合接合技術，imec 使用氮化矽碳（SiCN）作為介電材料。氮化矽碳是一種廣泛應用於後段互連（BEOL）的材料，具有極低的表面粗糙度（CMP 後僅 0.1 nm），且氮化矽碳對氮化矽碳的接合能量極高。近期，imec 的 E. Beyne 團隊成功展示了晶圓級混合接合，間距達 400 nm，銅墊尺寸僅為 200 nm，如圖 9 所示 [23]。這些細間距混合接合結果顯示透過三維積體電路整合來實現高密度互連是可行的。

由於接合溫度與應力、翹曲以及元件性能密切相關，400°C 接合溫度雖符合 CMOS 熱預算，不過開發更低溫的接合技術仍是重要課題。

銅對銅接合通常需要 300-400°C 的高溫，主要原因在於銅表面存在氧化層，這層氧化物會阻礙來自兩個基板的銅原子的互相擴散。因此，必須提供足夠高的溫度來促進銅原子的擴散與晶粒成長，進而實現接合。陳冠能教授的研究團隊成功展示了一種利用金屬鈍化層（Metal passivation layer）來進行低溫銅對銅接合的技術。透過在銅表面沉積一層極薄（約10 nm）的金屬鈍化層，能夠有效防止銅氧化，如圖 10 所示 [24]。

金屬鈍化層技術：實現低溫銅對銅接合

當使用特定金屬作為鈍化層的接合過程中，銅原子會傾向於穿透薄鈍化層的晶界以進行擴散並到達接合界面。此時，來自兩個基板的銅原子尚未受到氧化影響，因此可順利形成接合結構，金屬鈍化層只適用於特定金屬，如金、銀、鈀和鈦等。另外，研究還顯示銅原子擴散的途徑主要透過鈍化層的晶界，而鈍化層厚度與表面粗糙度是影響接合成功與否的重要因子。

在銅對銅接合中，透過適當控制鈍化層厚度與表面粗糙度，已成功實現接近室溫 40°C 的接合溫度，並可透過後續退火來增強接合強度 [25]。一般而言，基於金屬鈍化的銅對銅接合技術已在晶圓對晶圓（W2W）與晶片對晶圓（C2W）成功展示，且接合溫度可低於 150°C。如圖 11 所示，透過金屬鈍化層的 Cu/SiO₂ 混合接合技術，不僅展現出卓越的可靠性，亦具備良好的電性性能 [26]。除了可以以最低溫的接合溫度實現外，更重要的是，金屬鈍化層原理來自表面的金屬薄膜保護，並未刻意改變銅材料的晶粒與晶向，因此在應用上將不會受到尺寸微縮的限制。

▲ 圖 10. 金屬鈍化層之 Cu 對 Cu 接合示意圖 [24]

▲ 圖 11. Cu/SiO2 混合接合與各種金屬鈍化層 [21]

精細接合與高良率：混合接合技術的未來發展

混合接合通常與高效能運算（HPC）及高頻寬記憶體（HBM）技術節點相關，因此具有高良率與高可靠性的多晶片堆疊將成為標準需求。由於堆疊涉及多個薄化晶片，且混合接合過程伴隨溫度升高，會在接合系統中產生顯著應力與翹曲（warpage），進而影響後續製程與封裝。因此，開發低溫混合接合技術是一個重要挑戰，而金屬鈍化層的使用可符合此要求。

此外，選擇合適的混合接合材料，特別是介電材料，將會直接影響接合方式的選定，例如 DBI 或 TCB。SiCN 已在混合接合中被成功應用；而各類聚合物材料則被引入用來降低接合溫度，並縮短整體加工時間。業界正積極探索銅以外的替代材料，以實現更低溫的接合技術。

然而，精密的混合接合設備仍是確保接合成功的因素。除了必須具備高度無塵的環境，設備對表面狀況與顆粒的控制能力也直接影響接合品質。此外，接合中的對準精度（alignment accuracy）對於銅墊的間距與尺寸控制相當重要。隨著邏輯與記憶體堆疊互連密度的持續提升，次微米級的對準誤差控制已成為基本門檻。因此，混合接合設備的整體精度與穩定性，將是技術發展的核心推手。

過去二十年間，混合接合技術在三維積體電路與先進封裝領域取得了顯著突破。銅對銅接合與DBI接合的發展，已被廣泛應用於晶圓對晶圓與晶片對晶圓製程，不斷技術創新。混合接合突破系統小型化、性能與效率的極限；低溫混合接合與精細間距互連等技術的發展，解決許多挑戰，滿足了先進半導體系統的嚴苛需求。

展望未來，材料開發、接合與 CMP 設備的改進，以及新的接合方法，將成為關鍵要素。例如降低成本、提升良率、減少翹曲以及管理多晶片堆疊應力。透過解決這些棘手問題，混合接合技術將在高密度、低功耗與高可靠性的半導體設備發展中扮演要角。

（資料來源：閎康科技；首圖來源：Designed by Freepik）