用 AI 設計 AI 晶片成真？Cadence 推 ChipStack 晶片設計代理

綜合外電報導，隨著生成式 AI 技術快速發展，「用 AI 來設計 AI 晶片」的概念正逐漸成真。電子設計自動化（EDA）大廠 Cadence 宣布推出全新 ChipStack AI「Super」Agent，透過 AI 協助晶片設計與驗證流程，加速開發速度並提升工程效率。

Cadence 表示，該系統可自動完成設計程式撰寫、測試規劃、回歸測試與除錯等關鍵任務，目標將晶片開發週期大幅縮短，並使工程生產力最高提升至 10 倍，同時仍由工程師在流程中進行監督與決策。

半導體設計歷經數十年演進，晶片結構與製程複雜度已遠超人工可完全掌控的範圍，EDA 工具成為產業不可或缺的核心基礎。業界預期在未來十年內，單一晶片或封裝中的電晶體數量有望突破一兆個。

然而，即便導入自動化軟體，設計與驗證流程仍高度耗時且容易出現錯誤。隨著生成式 AI 與代理式架構成熟，EDA 業者正加速將 AI 導入設計流程，以進一步降低開發門檻並提升效率。

Cadence 表示，ChipStack AI 由多個「虛擬工程師」子代理構成，涵蓋 IP 設計、功能驗證、簽核、除錯與系統單晶片（SoC）版圖等環節。

系統首先讀取規格文件與設計資料，建立晶片的內部模型，再自動判斷測試需求、生成測試程式碼，並在發現錯誤時同步產生除錯方案，同時可呼叫其他 EDA 工具完成後續流程。

Cadence 執行長 Anirudh Devgan 指出，透過可自主調用底層設計工具的智慧代理，客戶能在關鍵設計與驗證任務上獲得顯著效率提升，並讓稀缺的工程人才轉向更高價值的創新工作。公司同時強調，系統已設計防護機制以降低生成式 AI 常見的「幻覺」風險。

ChipStack 不僅支援 Cadence 自家模型，也可於本地端運行客戶選擇的開放權重模型，或串接雲端 AI 服務，例如透過輝達的 NeMo 框架進行客製化模型訓練，提升與既有設計流程的整合度。

Cadence 指出，目前包括 Qualcomm、Altera 與輝達等主要晶片業者已對該平台表達興趣。輝達近年積極推動 AI 加速設計流程，除與 EDA 業者合作外，也推出 cuLitho 計算微影框架，並已獲 ASML 與台積電採用，用於模擬光罩與製程物理特性。

事實上，EDA 產業正快速邁向「代理式 AI」新階段。輝達先前已宣布與 Siemens EDA 合作導入類似技術，並於 2025 年底投資 Synopsys 20 億美元，推動 GPU 加速在模擬與設計工作負載中的應用。

• Cadence heard you wanted some AI in your AI so it used AI to design an AI chip
• Cadence Touts AI as Way to Speed Design, Cope With Labor Crunch

（首圖來源：The original uploader was King4057 at English Wikipedia., CC BY-SA 3.0, via Wikimedia Commons）