Cadence 與台積電合作加速 5 奈米 FinFET 創新,並推動新一代 SoC 製造設計

作者 | 發布日期 2019 年 04 月 25 日 11:00 | 分類 市場動態 , 晶片 , 零組件 follow us in feedly


全球電子設計創新廠商益華電腦(Cadence Design Systems, Inc.)宣布已與台積電合作,實現顧客在行動高效能運算(HPC)、5G 和人工智慧(AI)應用領域的新一代系統單晶片(SoC)設計上的台積電 5 奈米 FinFET 製程技術製造交付。

憑藉著雙方的攜手努力,Cadence 數位、簽核與客製 / 類比工具業已獲得設計規則手冊(DRM)及 SPICE v1.0 認證,並且 Cadence IP 也已可配合台積電 5 奈米製程。具備整合式工具、流程及方法的對應製程設計套件(PDK)現已可供於傳統及雲端環境使用。此外,共同顧客業已利用 Cadence 工具、流程及 IP 完成多項台積電 5 奈米製程技術的完全製造開發的下線。

5 奈米數位與簽核工具認證

台積電的 5 奈米製程率先業界利用極紫外線(EUV)光刻達到製程簡化的效益,而 Cadence 的全面整合數位實現與簽核工具流程也已取得此項製程的認證。Cadence 全流程包括 Innovus 實現系統、Liberate Characterization Portfolio、Quantus 萃取解決方案、Tempus 時序簽核解決方案、Voltus IC 電源完整性解決方案及 Pegasus 驗證系統。

針對台積電 5 奈米製程技術優化的 Cadence 數位與簽核工具提供關鍵層 EUV 和相關新設計規則支援,協助共同顧客減少重複並達成性能、面積與功耗(PPA)改良。5 奈米製程的最新提升包括運用 Genus 合成解決方案的預測性辨識通路銅柱合成架構,以及在 Innovus 實施系統和 Tempus ECO 中的細胞電遷移(EM)處理用腳位存取控制走線方法,還有 Voltus IC 電源完整性解決方案中的統計 EM 預算分析支援。新近取得認證的 Pegasus 驗證系統支援所有台積電實體驗證流程的 5 奈米設計規則,包括 DRC、LVS 及金屬填充。

5 奈米客製 / 類比工具認證

Cadence 客製 / 類比工具獲得台積電領先業界的 5 奈米製程技術認證,這些工具包括 Spectre 加速平行模擬器(APS)、Spectre eXtensive 分割模擬器(XPS)、Spectre RF 選項、Spectre 電路模擬器、Voltus-Fi 客製電源完整性解決方案、Pegasus 驗證系統以及 Virtuoso 客製 IC 設計平台,其中包括 Virtuoso 布局套裝 EXL、Virtuoso 原理圖編輯器及 Virtuoso ADE 產品套裝。

Virtuoso 研發團隊與 Cadence IP 事業群持續且密切地合作,運用建立於最新 Virtuoso 設計平台上的尖端科技客製設計方法開發 5 奈米混合訊號 IP。藉由持續提升台積電 5 奈米製程及其他先進節點製程 Virtuoso 先進節點和方法平台上的設計方法和能力,讓顧客能夠突破傳統非結構式設計方法的限制,達成更佳的客製實體設計產能。

新的 Virtuoso 先進節點與方法平台(ICADVM 18.1)具備建立 5 奈米設計所的特性和機能,包括加速橫列客製化放置與走線方法,這種方法可幫助使用者改善產能並提升對於複雜設計規則的管理。Cadence 導入多項支援 5 奈米製程的新功能,包括堆疊型閘極支援、通用多網格對齊、面積規則支援、非對稱上色與電壓依存性規則支援、類比單元支援及對於台積電5奈米技術項目中所包含各種新裝置和設計限制的支援。

5 奈米 IP 實現

Cadence 正在開發獨到的先進節點IP產品組合以支援台積電 5 奈米製程,其中包括高效能記憶體子系統、極高速 SerDes 和高效能類比以滿足對於 HPC、機器學習(ML)及 5G 基地台的需求。隨著台積電 5 奈米設計基礎設施的推出,Cadence 與台積電積極協助顧客解決越來越多應用領域的最新 IP 要求,實現新一代的 SoC 開發。

台積電設計基礎架構行銷事業部資深協理 Suk Lee 表示:「台積電 5 奈米技術為我們的顧客帶來業界最先進的技術,解決因應 AI 和 5G 崛起而不斷增加的運算能力需求。藉由與 Cadence 的密切合作,我們以最新技術協助顧客做出與眾不同的設計,並更快將設計上市。」

Cadence 數位與簽核事業群資深副總裁暨總經理 Chin-Chi Teng 博士說:「我們持續擴大與台積電的合作,促進 5 奈米 FinFET 採用,讓顧客能夠利用最新工具和 IP 創造先進製程設計。我們的研發團隊特別用心於新功能的開發以及性能改善,因此我們的數位與簽核及客製 / 類比工具和 IP 能夠協助顧客達成一次完成矽晶設計,並在積極的時程內達成終端產品上市的目標。」

(首圖來源:Cadence

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