SK 海力士進攻 AIP 製程，挑戰 300 層以上 NAND 製造瓶頸

根據韓媒報導，SK海力士正開發名為 AIP（All-In-Plug） 的次世代製程技術，目標是在實現 300 層以上高堆疊 NAND 的同時，大幅降低製造成本。

相較既有 NAND 需多次進行關鍵蝕刻流程，AIP 的核心概念在於將相關製程整合為單一步驟完成，可提升生產效率並優化成本結構。

公司副總裁 이성훈（Lee Sunghoon） 於 SEMICON Korea 2026 主題演講中指出，隨著半導體製程複雜度持續攀升，過去沿用的技術方式已難以支撐未來發展，因此公司正建立可預測次世代製程難度的技術平台，並同步評估新一代 DRAM 與 NAND 的關鍵先行技術。

在 NAND 領域，堆疊層數持續向 300 層以上邁進，使製造成本與製程難度同步上升。AIP 技術聚焦於 NAND 製造核心的 High Aspect Ratio Contact（HARC）蝕刻流程，透過整合多段製程、減少重複步驟，目標是在維持製程可行性的同時，降低生產成本並改善產能效率。

若該技術順利導入量產，預期可自 V11 等次世代 NAND 世代起明顯減少蝕刻步驟數量，並為更高層堆疊記憶體建立更具經濟性的製造基礎。

Lee Sunghoon 表示，高堆疊 NAND 成本上升的關鍵因素之一在於蝕刻製程次數增加，如何將多段流程整合為單一步驟，是公司當前的重要技術課題。

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（首圖來源：科技新報）