淺談鐵電記憶體:如何實現下世代「記憶體內運算」?

作者 | 發布日期 2022 年 02 月 22 日 10:02 | 分類 尖端科技 , 晶片 , 記憶體 Telegram share ! follow us in feedly


因應人工智慧、物聯網、5G、車載等新興科技所迎來的巨量資訊分析需求,近年來各國政府及國際知名大廠皆積極地投注大量資源,加速開發兼具提升運算速度以及降低耗能的下世代記憶體。而新興記憶體技術選項中,當屬「鐵電記憶體」最被看好,其原理、技術挑戰與未來機會為何?(本文出自國立清華大學工程與系統科學系巫勇賢教授,於閎康科技「科技新航道 | 合作專欄」介紹「鐵電記憶體的原理、挑戰與展望」文稿,經科技新報修編為上下兩篇,此篇為上篇。)

Memory-Centric 晶片發展的必要性

數據是當今數位經濟最重要的資源,根據估計,由於手持式裝置的普及與物聯網(IOT)的發展,每天會有超過 2.5 quintillion (1018) bytes 的數據被產生,且這個數據產生的速度仍不斷攀升。

如此巨量的資料也意謂著在處理上需要耗費大量的運算資源,尤其是目前建構在馮諾伊曼(von Neumann)架構的計算機在進行運算時,數據資料必須在運算單元(CPU或GPU)與記憶體間進行反覆的傳輸,不僅限制整體效率與計算時間,無法滿足實際即時應用情境,更造成大量的能量消耗,這是因為反覆資料傳輸限制了效能提升,造成了所謂的 Memory Wall。

邁入整合大數據(big data)與人工智慧(AI)的世代,為了克服 Memory Wall 的限制並提升運算效能,讓記憶體更緊密結合運算資源的 Memory-Centric 晶片近年來受到相當大的關注。

 所謂的 Memory-Centric 晶片主要是指 Near-Memory Computing 與 In-Memory Computing 兩種整合記憶體與運算的技術。Near-Memory Computing 是透過先進封裝技術以晶片層級整合(die-level integration)將運算晶片與記憶體晶片整合在一起,或將運算電路與記憶體電路以積層型(monolithic)的製程方式,進行垂直式元件層級整合(device-level integration),目標均是讓資料運算單元與記憶儲存單元兩者更為接近,減少傳輸的距離。

克服馮諾伊曼架構限制的 In-Memory Computing

至於 In-Memory Computing 則是直接利用記憶體處理深度學習(deep learning)中人工神經網路,包括深度神經網路(Deep Neural Network, DNN)、卷積神經網路(Convolutional Deep Neural Network, CNN)等多項神經網路的運算任務,無須將資料在運算單元與記憶體間反覆傳輸,可克服馮諾伊曼架構的限制,在運算效能上獲得顯著的提升。

更進一步地,可以利用記憶體實現神經系統的突觸(synapse)、軸突(axon)與神經元(neuron)行為,應用於新一代的脈衝神經網路(Spiking Neural Network, SNN),仿照人類大腦運算與認知模式,將運算與記憶都在同一個地方執行,也稱為神經形態運算(neuromorphic computing),是未來運算架構的典範[1]。

In-Memory Computing 架構中的核心是兼具運算與儲存功能的記憶體元件,傳統的 NOR/NAND 快閃記憶體(Flash)與大部分新興記憶體(emerging memory)如電阻式記憶體(Resistive RAM, RRAM)、相變化記憶體(Phase Change Memory, PCM)、磁阻式記憶體(Magnetoresistive RAM, MRAM)與鐵電記憶體(ferroelectric memory)均具備實現 In-Memory Computing 或 neuromorphic computing 的能力。相對於其他種類的新型態記憶體,鐵電記憶體由於在製程相容性與元件效能方面極具有競爭優勢,近年來引起學界與業界的高度矚目。

鐵電材料的前世今生

鐵電材料(ferroelectric materials是一種具有自發極化,亦即在無電場存在的情況下,晶胞(unit cell)結構中使正/負電荷中心分離形成電偶極(dipole)的材料。鐵電材料中,自發極化的電偶極方向並不一致,但在某一個特定區域內,各晶胞的自發極化方向相同,這個特定區域稱為鐵電疇(ferroelectric domains)。

鐵電疇的極化方向和強度各不相同,在整個材料中隨機分布,相互抵消後,整體的鐵電料並沒有極化的現象。對鐵電材料施加電場後,每個鐵電疇的極化方向會趨於一致,並達到飽和極化值(saturation polarization, Ps)。

當電場超過正的矯頑電場(positive coercive field, +Ec)或低於負的矯頑電場(negative coercive field, -Ec)即可改變鐵電材料之電偶極方向。當外加電場移除後,鐵電材料內仍會有剩餘的極化量存在(remanent polarization, Pr),故非常適合應用於非揮發記憶體元件(non-volatile memory)。

▲圖一 鐵電層電場與極化量示意圖

鐵電材料並不含鐵元素的成分,會這樣命名是來自前述電偶極隨外加電場變化的行為與鐵磁材料(ferromagnetic materials)之鐵磁疇(ferromagnetic domains)隨外部磁場改變磁化量的特性類似所致。

鐵電材料自 1920 年羅歇爾鹽(Rochelle Salt)被提出至今已滿 100 年,而後長達半世紀的時間,科學家們著重於研究鈣鈦礦(perovskite)結構的傳統鐵電材料,如 BaTiO3(BTO)與 Pb[ZrxTi1-x]O3(PZT)等鐵電材料,尤其 PZT 更已應用於商業化的鐵電記憶體。不過 PZT 鐵電材質並不相容於目前的積體電路製程,例如 Pb/O擴散現象、特性易受 H影響、不易於原子層沉積(atomic layer deposition)製程整合等問題,提高了量產化的障礙 [2]。

此外,鈣鈦礦薄膜的鐵電性(ferroelectricity)在厚度低於某個臨界值後即會急遽劣化,第一原理計算預估 6 個單晶格(unit cell)為鈦礦鐵電材料之臨界值 [3],也就是厚度微縮有其限制,這使得記憶體尺寸無法縮小,導致記憶體密度無法有效提高,因此以 PZT 為主的鐵電記憶體僅在半導體記憶體市場佔有極小的比例。

適合先進製程、無微縮臨界值,鐵電材料備受矚目

2011 年首次發現以 Si 摻雜的 HfO2 具有鐵電特性後 [4],這種具氟石(fluorite)結構的氧化物如摻雜的 HfO2 或 HfO2/ZrO2 之固溶體(solid solution)引起了學界與業界高度的矚目。歐盟在這方面尤其積極,其中 Horizon 2020 計畫所支持的3εFERRO(Energy Efficient Embedded Non-volatile Memory & Logic based on Ferroelectric Hf(Zr)O2就是一個顯著的例子。

相較於傳統的鈣鈦礦鐵電材料,鐵電層主要優點不僅在於材料與製程完全相容於現有先進製程技術,更重要的是,在 10 nm 等級的厚度下 HfO2 為基礎的鐵電層仍保有鐵電性。

2020 年的研究更發現,基於 HfO2 的鐵電層厚度微縮至 1 nm,自發極化與可改變極化方向之現象仍可持續出現。這意謂著具有鐵電性之 HfO2 薄膜並無微縮的臨界值,微縮厚度甚至可強化極化形變(polar distortion),對於以極化驅動之記憶體元件有相當優異的發展優勢 [3]。

圖二是 PZT 與 HfO2 鐵電層的特性差異比較 [2],一個值得注意的數值是 Ec,兩者存在著高達 20-40 倍的顯著差異,這與鐵電記憶體的效能與可靠度有高度的關聯性。

▲圖二 鈣鈦礦(PZT)與基於 HfO2 鐵電材料特性比較表[2]

HfO2 鐵電材料形成機制

為了持續開發高速、低耗能且高可靠度的鐵電記憶體,深入探究 HfO2 鐵電層的形成機制是相當必要的。事實上,基於 HfO2 的氧化層具有鐵電性是材料科學上極為重要的發現,其原因在於熱力學穩定下的 HfO2 不論從實驗或是計算的平衡相圖(equilibrium phase diagram)均顯示其為不具鐵電性的中心對稱(centrosymmetric)結構。

在室溫常壓下,HfO2 最穩定的晶相是 monoclinic 晶相(P21/c, m-phase),升溫後則轉換至 tetragonal 晶相(P42/nmc, t-phase)或 cubic 晶相(Fm3m, c-phase),而升壓時形成具順電性(paraelectric)/非極化(non-polar)之 orthorhombic 晶相(Pbca, Pmna),不過這些晶相都不具備鐵電性。由實驗與理論計算得知,具鐵電性之 HfO是結晶成非中心對稱(non-centrosymmetric)/極化(polar)之 orthorhombic 晶相(Pca21, o-phase)[5],施加電場時,HfO中的氧原子會受到電場影響而發生位移也就是所謂的極化 [3]。

HfO如何形成鐵電性所需的亞穩定態(metastable)晶相 o-phase 一直是熱門的研究議題。HfO由亞穩定態晶相(如t-phase)經相轉變(phase transformation)形成穩定態晶相 m-phase 後,就無法再轉變為其他亞穩定態晶相,這是屬於一種不可逆的過程(irreversible process)。一般認為亞穩定態晶相 o-phase 應該是由其他亞穩定態 t-phase 轉變而來的,其原因在於兩者的結構相似性,而施加非等向性應力(anisotropic stress)是發生此轉變的關鍵之一。常見的 HfO2 鐵電層製程如摻雜(doping)、表面能效應(surface energy effect)、島狀物聚結(island coalescence)、熱膨脹不匹配(thermal expansion mismatch)、金屬覆蓋層(metal capping layer)以及氧空缺(oxygen vacancies)形成都與非等向性應力有關 [6]。圖三為 HfO2 薄膜經不同製程下所顯示的各晶相演進與晶體結構[7]。

▲圖三 HfO薄膜經不同製程下所顯示的各晶相演進與晶體結構[7]

熱製程的條件在鐵電薄膜的形成過程相當關鍵,溫度必須夠高方能使薄膜結晶,但過高的溫度又可能形成不可逆的 m-phase

由動力學模型亦可說明 HfO薄膜形成 o-phase 的機制,如圖四所示 [8],以摻雜 Zr 的 HfO薄膜(Hf0.5Zr0.5O2,HZO)為例,回火製程各階段晶相的變化可分為四個階段:

  1. 初始階段:剛沉積的 fluorite 結構薄膜具有極微小(約 2 nm 半徑)的成核點(nuclei),且很有可能以 o-phase 的微晶形式(nanocrystallities)存在。
  2. 升溫階段:t-phase 因為其熵值(entropy)較 o-phase/-phase 低,造成其 free energy 下降,因此這個階段薄膜的穩定相將由 o-phase 轉成 t-phase。
  3. 持溫階段:m-phase 的 free energy 會降低,根據熱力學的理論,薄膜應該傾向形成 m-phase。不過由於 t-phase 與 m-phase 存在著高達 250 meV/formula unit(f. u.)的能障,故薄膜在此階段仍維持 t-phase,然而更高的回火溫度與更長的回火時間將可能使系統具備超過此能障的能量,使薄膜形成 m-phase。
  4. 降溫階段:由於 t-phase 與 o-phase 間的能障僅 30 meV/f. u.,薄膜非常有機會形成第二穩定態 o-phase 而非最穩定態 m-phase。

欲使薄膜盡可能形成 o-phase,降低 o-phase 之 free energy 是必要的,如圖五所示,提高回火製程中的降溫速率(τ) 有益於增加薄膜中 o-phase 的比例 [9]。近期的研究亦報導以水進行快速冷卻(fast quench)可使 HfO鐵電薄膜之 Pr 與 Ec 分別達到 50 μC/cm與 4 .75 MV/cm,遠超過一般快速熱退火製程所呈現的結果 [10]。

▲圖四 摻雜 Zr 之 HfO薄膜於回火過程相圖[8]

▲圖五 降溫速率與薄膜晶相關係圖[9]

鐵電記憶體種類及其運作原理

鐵電材料應用於記憶體主要分為三種記憶胞(memory cell)結構,如圖六所示,包括(a)一個電晶體與一個鐵電電容所組成的 ferroelectric RAM(FeRAM)、(b)單一電晶體形式的 ferroelectric FET (FeFET)與(c)上/下電極包覆鐵電薄膜的 ferroelectric tunnel junction(FTJ)[11]。

▲圖六 不同結構之鐵電記憶體與對應讀取電流示意圖[11]

(a)FeRAM 記憶體

早在 1940~1950 年代 BTO 與 PZT 等鈣鈦礦結構之鐵電層被陸續提出,其中 1952 年 MIT 的碩士生首先在其論文提出以 BTO 的鐵電電容作為資料儲存的元件,可以被視為 FeRAM 的雛型。如圖六 (a)所示,FeRAM 記憶胞是由一個電晶體與一個鐵電電容所組成,與現有主流的動態隨機存取記憶體(DRAM)記憶胞結構類似,其中鐵電電容是由金屬上電極/鐵電材料/金屬下電極所構成。此記憶胞結構中,鐵電電容的下電極電壓透過電晶體由位元線(bit line, BL)所控制,而上電極電壓則由金屬板線(plate line, PL)所決定,藉由上電極/下電極的電壓極性與差異即可改變鐵電電容內電偶極的方向。

假設電偶極方向朝上是邏輯「1」,朝下是邏輯「0」,欲寫入資料邏輯「0」資料至鐵電電容,可在電晶體開啟的情況下,於 BL 與 PL 分別施加 0 V 與高電壓(如 Vcc)。反之,則可寫入邏輯「1」資料。欲讀取資料,則可以在 BL 與 PL 兩處分別施加 0 V 與 Vcc。若儲存於鐵電電容的資料是邏輯「1」,則電偶極會轉變方向而成為邏輯「0」並產生轉換電流(dipole switching current),繼而對 BL 充電,使 BL 電壓提高。反之,若儲存於鐵電電容的資料是邏輯「0」,則電偶極方向保持不變,BL 電壓幾乎沒有改變。

藉由量測 BL 電壓的高低數值即可判斷鐵電電容儲存的資料是邏輯「1」還是邏輯「0」。然而不論原來儲存的資料為何,一旦經過讀取的過程,所有的資料都會轉換成邏輯「0」,是一種明顯的破壞性讀取(destructive reading),因此必須在讀取資料後再寫入正確的資料。

基於 PZT 鐵電材料之商用型 FeRAM 記憶體寫入資料的速度約在數十奈秒等級(ns),具有長達 10 年的資料(極化)保存能力(retention),且反覆操作耐受力(endurance)可高達 1015 次。值得注意的是鐵電電容的資料保存能力與去極化電場(depolarization field)的大小有密切關係。理想的情況下,鐵電層極化時,電極上所誘發電荷 Q 可以完全補償(compensate)鐵電層內的極化量 P,在此情況下,鐵電層內部的電場為零。

然而實際的電極並非理想導體,因而導致 Q 與 P 之間不平衡並造成鐵電層內的電場,即所謂的去極化電場。去極化電場越大則會使鐵電層內的極化程度隨時間衰減,極化保存能力劣化。去極化電場是無可避免的,所幸 FeRAM 記憶體的鐵電電容是以金屬作為電極,去極化電場較小,因此仍能達成優異的資料保存能力。

若以 HfO鐵電層製作 FeRAM,與 PZT 相較之下,其較高的 Ec 也更能抵抗去極化電場的影響。與 DRAM 相較之下,FeRAM 是仰賴鐵電層的電偶極方向來儲存資料,而非 DRAM 以電荷儲存資料,沒有電荷流失的問題,因此無須進行週期性的資料更新(refresh)。由於資料的儲存與電荷無關,當面對輻射所引發的電流及可能的資料破壞具有更高的免疫力,因此也常應用於太空任務與核子醫學儀器所需的電子設備。另外,FeRAM 是屬於非揮發性記憶體,與 DRAM 揮發性記憶體的特性有相當大的屬性差異。

經過多年發展,FeRAM 記憶體市場也發生了相當大的變化,1992 年 Ramtron 公司開始銷售商用型 FeRAM,2011 年 Texas Instruments 發表首款以 FeRAM 為基礎的微處理器,到了 2012 年 Cypress 公司取得了 Ramtron 公司,而 2020 年 Infineon 公司又購買了 Cypress 公司,自此 FeRAM 也成為 Infineon 公司應用於車用電子的記憶體之一,目前 Infineon 公司最大容量的 FeRAM 晶片為 16 Mbit,且仍以 PZT 作為鐵電材料。

(b)FeFET 記憶體

1950 年代後期以 BTO 鐵電層發展出了第一個 FeFET 記憶體,時至今日,FeFET 記憶體之記憶胞是以單一電晶體架構為主,如圖六(b)所示,製程上僅需將製作於 MOSFET 電晶體的閘極介電層改以鐵電材質取代即可。

▲圖七 FeFET 記憶體操作機制示意圖[12]

對於 n 型通道之 FeFET 記憶體而言,如圖七所示,欲寫入資料可在閘極施加高於 +Ec 或低於 -Ec 的電場。施加高於 +Ec 電場可使電偶極方向朝下,在通道形成強反轉(inversion)狀態,此時元件呈現低臨界電壓(threshold voltage, Vt)狀態,或稱邏輯「1」狀態。反之,施加低於 -Ec 的電場,則使元件呈現高臨界電壓狀態,或稱邏輯「0」狀態。

邏輯「1」或「0」所對應的 Vt 差異稱為記憶視窗(memory window, MW),越大的記憶視窗意謂著越容易區分邏輯「1」或「0」的差異[12]。當一個記憶胞僅儲存 2 種 Vt 狀態(如邏輯「1」與「0」)即表示可以存放 1 個位元(bit)的資料,若記憶視窗增加,則代表在此範圍內可以容許其他不同的狀態,能夠區分 4 種 Vt 狀態則表示可以存放 2 個位元(bit),目前已有文獻報導 FeFET 記憶體可以實現存放 3 個位元(bit)[13]。

FeFET 記憶體可藉由不同的閘極電壓調整電偶極的轉向程度,繼而控制通道內的載子數量,達到實現不同 Vt 的目標。這種以單一記憶胞即可儲存 2 個或 3 個位元的情況類似 NAND Flash 記憶體技術的多層式儲存(Multi Level Cell, MLC)與三層式儲存(Triple Level Cell, TLC)的概念,可以降低至製造成本並大幅提升記憶體密度。欲實現單一記憶胞多位元儲存的目標,提高記憶窗是必要的條件之一。

▲圖八 FeFET 記憶體的記憶視窗

理論上 FeFET 記憶體所能夠達到的記憶視窗約可表示成 2tf ×EC,其中 t為鐵電層厚度,E則為矯頑電場。如圖八所示,由於傳統鈣態礦鐵電材料如 PZT 之 Ec 較小,欲實現較大的記憶視窗,勢必要沉積較厚的鐵電層厚度,這也是 PZT 材料應用於 FeFET 記憶體無法微縮的瓶頸之一,反觀 HfO鐵電材料,較大的 Ec 則可允許以較薄的厚度實現所需的記憶視窗,對於 FeFET 記憶體的發展有相當大的助益。

FeFET 記憶體的效能評估除了記憶視窗外,操作速度與資料保存能力也相當重要。對基於 HfO鐵電層之 FeFET 記憶體而言,其寫入資料的速度大約在 10 ns 的等級且擁有優異的資料保存能力。值得注意的是 FeFET 記憶體的鐵電層是沉積於半導體之上,而非 FeRAM 的鐵電電容其鐵電層是沉積於金屬之上,因此前述的去極化電場在 FeFET 記憶體會更加明顯。所幸 HfO鐵電層之 Ec 約為 1-2 MV/cm,可以有效抵抗去極化電場的反向效應,故仍能保有極為優異的資料保存能力。

(c)FTJ 記憶體

FTJ 記憶體的結構相對簡單,如圖六(c)所示,為鐵電層被上/下電極所包覆的三明治結構。藉由鐵電層極化量方向可調變能障高度(barrier height),由於穿隧電流與能障高度之間呈指數函數關係,因此可進而改變穿隧電流大小並引發穿隧電阻(tunneling electroresistance, TER),形成高電阻與低電阻間轉換。

目前大多數報導的 FTJ 記憶體其操作電壓可在 4V 以下,操作速度介於 10-100 ns 之間,具備低寫入功耗與非破壞性讀取等優點,明顯優於傳統的 Flash。另外,FTJ 記憶體高/低電阻比例(TER ratio)或稱ON/OFF比例大概介於 10-100 之間。通常提高增加鐵電層厚度有助於提高 TER ratio,不過這會使得導通電流與讀取電流下降,讀取時間增加。另一種較為可行的方案則是採用包括鐵電層與介面層在內的雙層結構,使電偶極切換與穿隧電流發生在不同薄膜。

FTJ 記憶體目前仍然處在非常初期的開發階段,對於陣列結構下的潛洩電流(sneak current)的抑制以及高/低電阻之統計分佈相關分析仍有待進一步研究全。儘管 FTJ 記憶體具有成為下世代記憶體的高度潛力,不過以現階段而言,低電流密度限制了讀取資料的速度,因此比較適合應用於 In-Memory Computing 中的大量平行運算 [11]。

前景看好的鐵電記憶體,又面臨著什麼樣的挑戰與機會?

本篇詳述鐵電記憶體發展概況與前景,然而,鐵電記憶體雖有著備受學界、業界高度矚目的美好前景,卻仍有著其發展上的技術挑戰。究竟其技術挑戰為何?有著什麼樣的未來機會?我們距離「下世代記憶體內運算」到來還有多遠?將在下篇探討。

參考資料:

[1]. A. Mehonic et al., Adv. Intell. Syst., 2, 2000085 (2020)
[2]. J. Müller et al., ECS J. Solid State Sci. Technol., 4, N30 (2015)
[3]. S. S. Cheema et al., Nature, 580, 478 (2020)
[4]. T. S. Böscke et al., Appl. Phys. Lett., 99, 102903 (2011)
[5]. L. Xu et al., J. Appl. Phys., 122, 124104 (2017)
[6]. Z. Fan et al., J. Adv. Dielect., 6, 1630003 (2016)
[7]. R. D. Clark et al., ECS/AiMES Int. Meeting Within Symp., 1 (2018)
[8]. M. H. Park et al., Adv. Electron. Mater., 5, 1800522 (2019)
[9]. A. Toriumi et al., IEEE IEDM, 338 (2019)
[10]. B. Ku et al., IEEE Symp. VLSI Tech., TF2.5 (2020)
[11]. T. Mikolajick et al., J. Appl. Phys., 129, 100901 (2021)
[12]. N. Dahad, www.eetasia.com (website), (2020)
 

 

(首圖來源:Shutterstock,圖片來源:閎康科技)