IC 設計大廠聯發科宣布，攜手台大電資學院及至達科技的研究成果，日前入選國際積體電路設計自動化 (EDA) 工具研究領域最具影響力、歷史最悠久的電子設計自動化會議 (ACM / IEEE Design Automation Conference，DAC)，將於 7 月大會發表，並為大會首屆的宣傳論文 (publicity paper)，實力獲得國際權威會議的高度肯定。
聯發科指出，論文中提出多目標強化學習的晶片擺置設計法，彈性超越 Google 之前於 Nature 期刊發表的演算法，更適用於多目標如功耗、效能和面積的晶片設計最佳化，可能夠在降低開發成本、縮短開發時間、提升晶片性能等方面發揮重大效用，該技術已商用在聯發科技行動通訊的天璣 (Dimensity) 系列，也會廣泛運用在其他產品線上。
EDA (Electronic Design Automation) 工具是晶片設計規模增加與製程複雜度攀升之下不可或缺的工具，主要在把電路系統的複雜問題轉換成數學或邏輯模型，再利用演算法解決問題。隨著需求日益增加，EDA 正逐漸邁向人工智慧新時代，全球知名企業早已紛紛投入大量資源進行研發，Google 為此在 Nature 期刊發表的演算法甚至在內部發生受矚目的路線之爭，足見其受重視程度。而聯發科在此方面持續領先、與台大電資學院以及至達科技協同合作，發表 《運用強化學習達到靈活的晶片擺置設計》(Flexible Chip Placement via Reinforcement Learning) 論文，為人工智慧結合 EDA 技術開啟了新篇章。把 AI 技術應用在 IC 設計，可最佳化解決方案，超越以人工方式達到功率、性能和面積的效益，大幅縮短 IC 設計時程，帶動 EDA 向智慧化發展。
聯發科晶片設計研發本部群資深副總經理蔡守仁表示，聯發科追求技術領先，光 2021 年就投入新台幣 960 億元於前瞻技術研發，並長期與國際頂尖大學及學者合作投入前瞻領域研究。聯發科技跨足尖端技術，也因此在既有的 EDA 工具外，選擇運用 AI 輔助特定環節的晶片設計，幫助設計人員提高效率並自動執行最佳化任務，讓智慧化的 EDA 工具變成工程師的好助手。此次自研的方法讓聯發科技天璣 (Dimensity) 系列產品在功率、性能、晶片面積及時程 PPAS (Power / Performance / Area / Schedule) 等指標條件達到比傳統方式更好的成果，也推動 AI 的研究及應用在 IC 設計更普及。
此次聯發科技攜手合作夥伴，提出用於先進製程，且融合 AI 和傳統 EDA 的純無人晶片擺置方案，能按照電路設計者的偏好自動設計出相對應的電路，顛覆過往必須由設計者手動適應 EDA 工具的流程，釋放設計者更多的創作力，將 EDA 工具的潛力往前推進一大步。
(首圖來源：科技新報攝)
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