IMEC 發表以 Chiplet 為基礎 1 奈米以下製程

比利時微電子研究中心 (IMEC) 發表 1 奈米以下製程藍圖，分享對應電晶體架構研究和開發計畫。

外媒報導，IMEC 製程藍圖顯示，FinFET 電晶體將於 3 奈米達盡頭，然後轉換到 Gate All Around (GAA) 技術電晶體，2024 年進入量產，之後還有 FSFET 和 CFET 等。

隨著時間發展，轉移到更小製程會越來越貴，單晶片設計讓位給小晶片 (Chiplet)。IMEC 的製程發展願景，包括晶片分解至更小，將暫存和記憶體分成不同電晶體單元，然後以 3D 排列堆疊至其他功能小晶片上。這方法嚴重依賴後端供電網路 (BPDN)，將所有供電改到電晶體背面。

藉系統技術合作最佳化，IMEC 重新思考設計過程，對系統和目標應用需求建立結構模式，然後利用這些知識提供資訊設計晶片。晶片拆分為獨立單元，以使用不同類型電晶體最佳化每個單元的性能特徵，降低成本。目標就是將暫存及記憶體拆分到獨立 3D 堆疊設計層，降低晶片堆疊的複雜性。

「CMOS 2.0」製程被認為是通往真正 3D 晶片之路，AMD 利用 3D V-Cache 技術將 L3 暫存堆疊在計算晶片頂部以增加容量。IMEC 想法則是將整個暫存層次包含於自己架構，L1、L2 和 L3 暫存垂直堆疊在構成處理核心的電晶體上。每層暫存都用最適合電晶體創建，由於 SRAM 微縮大幅減緩，代表可以讓 SRAM 未來使用舊節點以降低成本，理想情況下 3D 堆疊還可幫助緩解與大型暫存相關的延遲問題。

(首圖來源：shutterstock)