蔣尚義：積體小晶片成趨勢，CoWoS 封裝突破製程瓶頸

鴻海半導體策略長蔣尚義今天表示，積體小晶片（integrated chiplets）將是後摩爾時代的主要科技潮流之一，台積電推出的 CoWoS 先進封裝技術，突破半導體先進製程技術的瓶頸。

鴻海轉投資的夏普（Sharp）今天在東京舉行半導體科技日活動，下午舉行3場講座活動，其中蔣尚義針對從積體電路到積體小晶片（From Integrated Circuits to Integrated Chiplets）為題發表演講。

觀察半導體先進製程進展，蔣尚義指出，當半導體製程進入2奈米階段，已經接近摩爾定律的物理極限，使用4奈米以下的半導體先進技術節點，成本非常高昂，開發4奈米以下先進製程需要20億美元的研發資金，要銷售超過100億美元金額規模的產品，才有機會回本。

蔣尚義指出，電子產品高度依賴先進晶片製程技術，物聯網（IoT）和人工智慧物聯網（AIoT）時代帶動電子產品應用多元化，既有半導體生態系無法因應多元化且需彈性設計的物聯網和人工智慧物聯網應用。

他指出，過去半導體技術進展，把多顆晶片整合成系統單晶片（SoC）視為趨勢，在IoT和AIoT時代，半導體技術趨勢朝向把單晶片功能客製化，分割成不同功能的小晶片（chiplet），因應多元化功能設計需求。

他指出，從系統設計來看，各種硬體功能可以分割成小晶片，各種小晶片可透過不同的IC技術節點製造，甚至使用非矽材料因應低成本和效能需求，各種小晶片可進一步整合滿足客製化的系統功能。

蔣尚義表示，積體小晶片將是後摩爾時代（post Moore’s Era）的主要科技潮流之一，台積電推出的CoWoS（Chip on Wafer on Substrate）先進封裝技術，突破半導體先進製程技術的瓶頸。

蔣尚義指出，異質整合（heterogeneous Integration）的小晶片技術，可將多樣化的小晶片整合在一個平台，強化系統效能和降低功耗，並透過先進封裝，各種小晶片可密集聯繫，達到整體系統效能。

他表示，積體小晶片的模組化設計趨勢，可提供更具彈性、設計規模以及革新能力，讓半導體設計客製化更簡單而便宜，讓不同的材料和不同世代技術，透過異質整合達到更好的效能並降低成本。

（作者：鍾榮峰；首圖來源：shutterstock）