台積電分享兆級電晶體晶片路線，預計 1.4 奈米、1 奈米 2030 年完成

台積電在 IEDM 大會上分享一兆電晶體晶片封裝的路線，與英特爾去年提供的資訊一樣，台積電正極力開發單個矽晶片上擁有 2,000 億個電晶體的晶片。為實現目標，該公司重申開發 2 奈米級 N2、N2P 製程及 1.4 奈米級 A14 和 1 奈米級 A10 製程，預計將於 2030 年完成。

台積電也預計封裝技術（CoWoS、InFO、SoIC 等）進步將使其 2030 年製造出封裝超過兆個電晶體的大規模多晶片解決方案。

近年先進製程技術發展放緩，台積電深信隨著 2 奈米、1.4 奈米和 1 奈米製程推出，未來5、6年內將能在性能、功耗和電晶體密度推進生產製程。

市場上最複雜的單片處理器之一就是 Nvidia 的 GH100，擁有 800 億電晶體，台積電表示，不久將出現更複雜的單晶片，電晶體數量將超過 1,000 億個，但製程上會越來越複雜，成本也變高，因此許多公司選擇多晶片設計，如 AMD MI300X 和英特爾 Ponte Vecchio 就由幾十個晶片組成。

由此可知，幾年後市場會看到由超過兆個電晶體組成的多晶片解決方案，同時單晶片的複雜性也將持續增加，很可能出現擁有高達 2,000 億個電晶體的單片處理器。也因此，台積電及其客戶必須同步開發邏輯和封裝技術，讓前者為後者提供密度改進。