台積電如期 2027 年推進 CoWoS 技術,達 9 倍光罩尺寸、12 個 HBM4 堆疊

作者 | 發布日期 2024 年 11 月 28 日 12:09 | 分類 半導體 , 封裝測試 , 晶片 line share Linkedin share follow us in feedly line share
台積電如期 2027 年推進 CoWoS 技術,達 9 倍光罩尺寸、12 個 HBM4 堆疊

今年初台積電的封裝技術路線呈現兩種選擇,一是不斷加大 CoWoS 基板尺寸,即製造巨大晶片,另一個是系統級晶圓(SoW)。台積電在歐洲開放創新平台(OIP)論壇上宣布,超大型基板 CoWoS 封裝技術將於 2027 年通過認證,推出 9 倍光罩尺寸(reticle sizes),可採用 12 個 HBM4 記憶體堆疊。

台積電每年推出新的製程技術,滿足客戶在功耗、效能和面積(PPA)的改善需求。最初 CoWoS 技術在 2016 年支持約 1.5 倍光罩尺寸的晶片封裝,如今發展到 3.3 個光罩尺寸,可放置 8 個 HBM3 堆疊。台積電承諾在 2025~2026 年推出 5.5 倍光罩尺寸的封裝,最多可容納 12 個 HBM4 堆疊,但與最新規劃的 CoWoS 技術相比則相形見絀。

2027 年將推出 9 倍光罩尺寸(reticle sizes)的 CoWoS 技術,這將使小晶片和記憶體的空間達到 7,722 平方毫米,如果是 2027 年通過驗證,合理推斷將於 2027~2028 年用於超高階 AI 處理器。透過 SoIC 垂直堆疊其邏輯晶片,台積電預期客戶可將 1.6 奈米等級的晶粒置於 2 奈米等級的晶粒之上。

目前這些超大型 CoWoS 封裝技術仍存在很大挑戰,如 5.5 倍光罩尺寸的 CoWoS 封裝的基板尺寸需要超過 100mmX100mm;9 倍光罩尺寸封裝則需要 超過 120×120 mm 的基板。

當基板尺寸越來越大,將影響系統的設計方式及資料中心的支援配備,特別是電源和冷卻系統,如液冷技術和浸入式方法,以有效管理高功率處理器。

(首圖來源:台積電

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