比利時微電子研究中心（imec）宣布，高品質 12 吋晶圓矽基量子點自旋量子加工，元件 1Hz 頻率下平均電荷雜訊為 0.6µeV/ÖHz，數值達統計顯著性。
就雜訊表現而言，是 12 吋晶圓相容製程的最低雜訊值，這麼低雜訊值可達到高保真度量子控制，因降低雜訊對維持量子相干性與高保真度控制來說是關鍵。12 吋晶圓矽基金屬氧化物半導體（MOS）量子點製程，重複取得並再現數值，可能實現基於矽基量子點的大規模量子電腦。
imec 表示，矽材量子點自旋量子位元是用來實現大規模量子電腦的潛力構件，出於兩大原因。第一，矽材自旋量子位元屢次在實驗室環境中證實了其具備較長的量子相干時間（反映量子儲存資訊時間較長的指標），並能以高保真度維持量子閘運作，所以這些量子是公認且經過測試、具備現實發展前景的技術。第二，這點對長期可行性來說可能也更為重要，那就是這項潛在技術可與互補式金氧半導體（CMOS） 製造技術相容且緊密相連，因此可能可以透過矽基量子點結構所需的先進後段製程內連技術，實現晶圓等級的均勻度與良率。
現階段矽基量子點自旋量子位元目前有好幾種，imec 目前都在進行研究。此次研究中，量子點自旋量子採用 MOS 量子點的結構，該結構就像是修正版的電晶體結構，用來捕獲電子或電洞的單一自旋。為了達到較長的量子相干時間，量子點的雜訊──特別是電荷雜訊，應該盡量越低越好。這種雜訊通常是由剩餘電荷產生，在量子點附近或其內部遭到捕獲，而為了提高自旋量子位元的性能，消弭這些雜訊是重點。最後會由量子點量子位元結構的完整加工堆疊來決定性能，因為任何在堆疊內產生的缺陷都必須盡可能地控制到最小。儘管這點可以透過實驗室技術來實現，像是能夠減少製程損耗的極溫和剝離製程，但是蝕刻與微影圖形化等業界製造技術卻容易導致元件及介面品質的衰退，尤其是靠近量子點量子位元的矽/二氧化矽（SiO2）介面。因此，與在實驗室加工的元件相比，在專業生產設施製造的 Si/SiO2 量子點結構，其電荷雜訊通常較高。
而 imec 針對基於 12 吋晶圓 Si/SiO2 材料的 MOS 閘極堆疊進行審慎優化及工程設計，成功取得史上最低的平均電荷雜訊，1Hz 頻率下橫跨多個 12 吋晶圓雜訊值只有 0.6µeV/ÖHz，並運用統計法特徵化。Imec 研究員暨量子運算研究計畫主持人 Kristiaan De Greve 表示，相較目前先進晶圓廠所製成的矽基量子點結構，我們成功展示了降低半個到一個數量級（約 3 到 10 倍）的電荷雜訊值，具體因雜訊來源而異，量子點運作也達到驚人的一致性。成果證實 12 吋晶圓矽基 MOS 設計為用來製造量子點自旋量子的可靠材料，並突顯了業界在量子位元開發製程的技術成熟度。
低電荷雜訊元件特徵化統計分析法也顯現雜訊來源的重要見解。De Greve 指出，了解電荷雜訊來源能引導最佳化量子點結構。具低雜訊的量子位元環境及用 CMOS 製造展示的均勻度，全都只是一系列技術發展的開端，目標是推動量子晶片升級，最終實現應用量子運算；目前理解，量子運算需要上百萬個實體量子位元。
(首圖來源：imec)
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