從 FinFET 到 GAA，晶片上電晶密度的極限?

傳統半導體尺寸的微縮，使得電晶體的閘極長度 (gate length) 也逐漸縮小。為了評估半導體晶片製作技術，傳統上常使用電晶體的閘極線寬作為指標，因為閘極線寬越小，代表電晶體越小，相同尺寸的晶片就能容納更多的電晶體，進而意味著功能越多、效能越好。（本文出自國立臺灣大學電子工程學研究所劉致為特聘/講座教授以及其研究團隊，經科技新報編修為上下兩篇，此篇為上篇。）

▲ 本文出自國立臺灣大學電子工程學研究所劉致為特聘/講座教授及其研究團隊

閘極長度和技術節點的數值並非一致，在 22 奈米技術節點之後，閘極長度通常會大於技術節點的數值(圖一)。而電晶體尺寸的進一步縮小已逐漸接近物理極限，傳統的微縮方式亦是如此，依循摩爾定律的尺寸微縮已難以提供效能的增長。

製程技術節點的名稱概念

自 Intel 22 奈米技術節點和台積電 16 奈米技術節點開始，胡正明院士團隊提出的鰭式電晶體(FinFET) 開始被業界採用，三維電晶體也成為現今先進半導體的主流結構。

現今製程技術節點的名稱概念上通常是前一代製程尺寸再乘上 0.7，代表理想上電晶體所占面積減半，在相同大小的晶片上，電晶體密度將提高一倍。目前新聞中經常出現的製程尺寸，如 5 奈米或 3 奈米，即可表示技術節點的進步和電晶體密度提升的指標，而非代表閘極線寬。電晶體尺寸以 CPP (Contact Poly Pitch) 代表，CPP 是 gate length、2 spacer (2L_SP) 和 S/D 長度 (L_CON) 的總和(圖二) [1]。各公司的製程名稱也不再是以閘極線作為基礎，使用閘極線寬已不足以反映現今製程技術現況。現今製程命名已考量了多種因素 (Performance, Power, Area, PPA) ，以更準確地描述製程技術的進展。

▲ 圖一：電晶體技術節點 (Technology Node) 與閘極長度 (Gate Length) 之關係圖。

▲ 圖二：電晶體 CPP  (Contact Poly Pitch) 示意圖[1]。

工作電壓的微縮趨勢

除了增加電晶體的驅動電流以提升晶片運算效能之外，降低晶片的耗能 (power consumption) 也是非常重要的目標，降低晶片的耗能有助行動裝置提升續航力，降低晶片工作電壓 (V_DD) 是一種有效的方式，可降低電晶體運作所產生的能耗。當電晶體運作時而產生的動態功率 (dynamic power, CV_DD²f) 能夠讓工作電壓的微縮降低消耗；而電晶體處於非工作狀態下產生的電流則稱為漏電流 (I_OFF) ，由漏電流所造成的靜態功率 (static power, V_DDI_OFF) 同樣能夠因工作電壓減少而降低消耗。隨著技術節點的發展，晶片工作電壓必然微縮 (圖三)。

推進工作電壓微縮的重要性

在傳統的微縮方式後，工作電壓的微縮已經趨近平緩，甚至停留在 0.75V。為追求更低的功耗，採用新技術持續工作電壓的微縮更是當務之急，從電流公式 可以看出，在固定的 I_{ON ­}下，若 變大，可由高載子遷移率通道 (high mobility channels, )、高介電係數閘極介電層 (high-κ gate dielectric, )、高層數堆疊通道 (highly stacked channels, ) 所達成，則 overdrive voltage 變小，即 V_DD­ 可有效微縮，使得電晶體功耗變小 (CV_DD²f, C 是電容、f 是頻率)，當然最好降低 V_DD 的方法是進一步減少 subthroshold slope，但是非常困難。另外固定的 I_ON­ 下，若電流開關比 (I_ON/I_OFF ratio) 變大，可由極薄通道 (ultrathin body) 所達成，即 I_OFF 變小，使得靜態功率(V_DDI_OFF) 變小。

▲ 圖三：工作電壓 (V_DD)、閘極長度 (L_g) 與技術節點 (Technology Node) 之關係圖。

閘極環繞式堆疊奈米片 (GAA stacked nanosheets)

從 2 奈米技術節點開始，電晶體之架構已從鰭式電晶體轉變為閘極環繞式堆疊奈米片 (GAA stacked nanosheets)，閘極環繞式電晶體具有比鰭式電晶體更好的閘極控制能力，能有效增加通道的控制能力與維持短通道效應的抑制。根據 IMEC 的元件藍圖(圖四) [2]，閘極環繞式電晶體將會持續使用四個技術節點 (N2、A14、A10、A7)，並於 A5 技術節點開始採用互補式堆疊電晶體 (CFET)，透過電晶體的垂直堆疊，達到尺寸微縮的主要目的，持續推進摩爾定律，在 A2 技術節點將原子級通道 (atomic channel) 整合入互補式堆疊電晶體。

為了使堆疊奈米片能夠持續使用，本研究團隊著重研究整合新技術的進階版——堆疊奈米片(nanosheet extensions)，包含：高載子遷移率之通道、高層數堆疊通道、高介電係數閘極介電層。台積電於 2019 IEDM 中展示了高遷移率通道之鰭式電晶體並用在 5 奈米技術節點[3]，其通道材料為矽鍺 (SiGe) [4]，與矽通道元件相比，相同漏電流下可提供更高的電晶體驅動電流。在堆疊通道方面，Intel 20A 技術節點採用四層堆疊通道的 nanoribbons (通道形狀與 nanosheets 相似) [5]，台積電在 2021 ISSCC 展示三層堆疊通道的 nanosheets 作為 2 奈米技術節點之電晶體結構[6]，CEA-Leti 在 2020 VLSI 展示七層堆疊矽通道 nanosheets [7]。本研究團隊於 2021 VLSI 展示八層堆疊 Ge_0.75Si_0.25 nanosheets 與七層堆疊 Ge_0.95Si­_0.05 nanowires [8]，獲選2021 VLSI Highlight Paper，並獲國際頂尖期刊 Nature Electronics Research Highlight 報導[9]。

▲ 圖四：IMEC 的電晶體結構藍圖[2]。

多層數鍺矽/鍺磊晶層的創新成果

為了使相同佔地面積 (footprint) 下提供更大的電晶體驅動電流，本研究團隊持續增加通道堆疊數目，透過優化多層數鍺矽/鍺磊晶層 (epilayers) 與合適之蝕刻選擇比等向性濕式蝕刻 (wet etching) 製程，成功製備出十六層堆疊 Ge0.95Si¬0.05 nanowires (圖五左)，電晶體擁有紀錄之驅動電流 (在 VOV=VDS=0.5V 時達到 9400μA/μm per footprint)。為了進一步提升電晶體效能，利用兩步驟之濕式蝕刻製程，成功製備無寄生通道 (parasitic channel) 之十二層堆疊Ge0.95Si¬0.05 nanowires (圖五右)，其電晶體有效降低次臨界擺幅 (SS) 與漏電流，研究成果發表於國際期刊 Nature/Communications Engineering  [10]。目前臺大乃是除了業界外，長期能研發多層堆疊通道電晶體的大學，也成為學界與業界接軌的重要橋梁。

▲ 圖五：本研究團隊發表之(左)十六層堆疊 Ge₉₅Si­_0.05 nanowires。(右)無寄生通道之十二層堆疊 Ge_0.95Si­_0.05 nanowires [10]。

延伸閱讀：

• 互補式堆疊電晶體的革命

References:

[1] Jin Cai, “CMOS Device Technology For the Next Decade,” IEEE Symposia on VLSI Technology and Circuits (VLSI), SC1-1, 2021.

[2] “20-year semiconductor roadmap” [Online] https://www.imec-int.com/en/articles/20-year-roadmap-tearing-down-walls

[3] G. Yeap et al., “5nm CMOS Production Technology Platform featuring full-fledged EUV, and High Mobility Channel FinFETs with densest 0.021μm² SRAM cells for Mobile SoC and High Performance Computing Applications,” IEEE International Electron Devices Meeting (IEDM), pp. 879-882, 2019.

[4] Y. -J. Mii, “Semiconductor Innovations, from Device to System," 2022 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), 2022, pp. 276-281.

[5] “Intel Accelerated” [Online] https://download.intel.com/newsroom/2021/client-computing/Intel-Accelerated-2021-presentation.pdf

[6] Mark Liu, “Unleashing the Future of Innovation,” 2021 IEEE International Solid-State Circuits Conference (ISSCC), Plenary Session 1.1, 2021.

[7] S. Barraud et al., “7-Levels-Stacked Nanosheet GAA Transistors for High Performance Computing,” IEEE Symposia on VLSI Technology and Circuits (VLSI), TC1.2, 2020.

[8] Y.-C. Liu et al., “First Highly Stacked Ge_0.95Si_0.05 nGAAFETs with Record I_ON = 110 μA (4100 μA/μm) at V_OV=V_DS=0.5V and High G_m,max = 340 μS (13000 μS/μm) at V_DS=0.5V by Wet Etching,” IEEE Symposia on VLSI Technology and Circuits (VLSI), T15-2, 2021.

[9] S. Thomas, “Germanium nanowire transistors stack up,” Nature Electronics, Vol. 4, July 2021, 452.

[10] Y.-R. Chen et al., “Fabrication and performance of highly stacked GeSi nanowire field effect transistors,” Communications Engineering, 2, 77, 2023.

（首圖來源：Shutterstock；資料來源：本篇文章由國立臺灣大學電子工程學研究所劉致為特聘/講座教授提供，科技新報修編）