半導體製程技術研發愈困難，想精進更先進製程已相當不容易。除了製程微縮這條路，要持續提升半導體晶片效能，3D 堆疊技術也為另一種選擇。外媒《TomsHardware》報導，微電子研究所 (Institute of Microeletronics，IME）研究人員表示達成技術突破，透過多達 4 個半導體層堆疊，提升半導體晶片效能。這技術與傳統的 2D 製造技術相較，不但可節省 50% 成本，還可用於未來及平台整合設計，如 CPU 和 GPU 甚至是記憶體整合，實現新一代 3D 晶片堆疊發展。
IME 新一代半導體堆疊法，透過面對面和背對背晶圓鍵合與堆疊後，以 TSV（矽通孔技術）結合。就是第一層半導體層的面朝第二層，第二層也面向第一層。第二層半導體層的背則朝第三層的背，第三層的面又朝向第四層的面。半導體層結合後，IME 透過專門設計路徑蝕刻「壓緊」，最終藉 TSV 整合使電流數據流過。
相較台積電和 AMD 的 SRAM 堆疊技術，IME 新技術更進一步。因 AMD 展示採用 3D 堆疊技術的 Ryzen9 5900X 處理器的原型設計，以台積電晶片堆疊技術的產品只有兩層半導體層，第一層是 Zen 3 架構的 CCX，第二層是 96MB 的 SRAM 暫存記憶體。IME 研究人員展示的新一代堆疊技術，透過 TSV 成功黏合 4 個獨立的半導體層，並允許不同技術溝通。
報導強調，技術的好處顯而易見，也就是允許晶片由不同製程的晶圓製造。近期英特爾演講也提到 3D 堆疊技術的好處，也表示未來新晶片設計將往這方面發展。不過這樣堆疊當然也會帶來其他問題，也就是 3D 堆疊技術雖然使晶片運算效率提高，但多層堆疊也必須面對棘手的散熱問題。針對未來 3D 堆疊晶片散熱需求，目前也有許多散熱技術開始開發，未來表現令人期待。
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