超越摩爾定律!Cadence 結合 Cerebrus 與 Integrity 3D-IC 加速系統級設計創新

作者 | 發布日期 2021 年 12 月 16 日 10:00 | 分類 IC 設計 , PCB , 零組件 Telegram share ! follow us in feedly


為了降低過去新晶片設計專案上過多人工學習所造成的利潤損失,同時解決 7 奈米以下先進製程導致複雜性與成本居高不下的問題,益華電腦(Cadence)日前發表 Cerebrus 智慧晶片設計工具與 Integrity 3D-IC 平台,協助客戶實現數位晶片設計的自動化,並將設計規劃、實現和系統分析整合在單一管理平台中,進而協助客戶達成降低設計複雜度,並加速產品上市的使命。

Cadence 資深副總裁暨數位與簽核事業群總經理滕晉慶博士表示,過去三年以來,Cadence 秉持著智慧系統設計(Intelligent System Design)策略,在接連推出將近 20 多款新產品的同時,逐步朝向三大關鍵面向擴展:卓越設計(Design Excellence)、系統創新(System Innovation)及智慧無所不在(Pervasive Intelligence)

透過卓越設計,Cadence 得以持續保持在 EDA 及 IP 領域的領先地位。在系統創新的維度裡,Cadence 將自家軟體從 IC 設計向上推展到系統設計領域,並推出 Integrity 3D-IC 平台。在邁向智慧無所不在的目標中,Cadence 致力將 AI 廣泛運用在先進晶片設計的流程中,以提升晶片設計團隊的整體生產力,Cerebrus 即為呼應這個目標的最新產品。

先進增強式學習技術加持,提高 10 倍生產力並優化 20% PPA

拜 5G、自駕車、AR/VR、HPC 與 IIoT 等新興科技與應用發展之賜,半導體產業也從中迎來新一波的成長高峰。由於這些新應用底層涉及 AI 與機器學習(ML),所以極需更強大運算、更多功能及更快資料傳輸/處理速度,進而讓下一代產品設計變得更加複雜。也因為如此,如何成功設計定案(Tapeout),並達到從設計餘裕度(Design Margin)、生產力到「功耗、效能與面積」(PPA)的最佳化,已然成為當前工程團隊前所未有的最大挑戰。

為了協助工程設計團隊徹底解決這個全新電子設計時代下的新難題,Cadence 特別推出一款基於機器學習技術的 Cerebrus 工具,透過先進增強式學習(Reinforcement Learning)技術,能幫助任何工程師提高 10 倍的生產力,並優化 20% 的 PPA。

Cerebrus 能從先前設計專案中自動學習建立模型,並將這些模型重複使用在未來的設計專案中,實現全自動 RTL 到 GDS 的全流程最佳化目標,進而提升整體設計團隊的工作效率與生產力。不僅如此,隨著設計規模與複雜度的成長,Cerebrus 可在本地端部署及雲端服務上建立大規模分散式運算架構來加以支援。

身為 Cadence 數位全流程產品線的一份子,Cerebrus 能與 Genus RTL 合成解決方案、Innovus 設計實現系統、Tempus 時序簽核解決方案、Joules RTL 電源解決方案、Voltus 電源完整性解決方案,以及 Pegasus 驗證系統等無縫協作。

在某客戶進行 5 奈米行動 CPU 設計流程優化的案例中,該客戶原本需 6、7 名工程師進行手動流程開發,整個晶片設計流程的疊代週期就耗費了三個月的時間。在導入支援增強式學習的 Cerebrus 工具之後,整個週期縮減至 10 天之內,而且只需 1 名工程師就能搞定,再再顯示基於機器學習之 Cerebrus 的可觀效益。

集設計規劃、實現和系統分析於單一介面,展現系統級 PPA 效益

對於半導體產業而言,摩爾定律是其賴以興盛成長的科學定律與經濟學定律。為了規避物理極限,「超越摩爾定律」(More than Moore)遂成為業界一致努力研究的目標。即使製程不斷突破,但在 28 奈米之後每單位電晶體成本的降低速度反而呈現趨緩之勢。對此,3D-IC 堆疊技術便成為接下來先進 IC 封裝的主流發展趨勢,也是後摩爾時代半導體產業共同努力的方向。

複雜的 3D-IC 堆疊設計帶來許多挑戰,除了需要透過 EDA 來解決 3D-IC 異質整合與管理問題外,更要解決額外系統級驗證的問題,其中包括散熱分析、功耗分析及時序分析等系統級簽核更成為 3D-IC 的成敗關鍵。為了有效解決這些挑戰與問題,Cadence 特別推出 Integrity 3D-IC 平台,其為一個專為系統級優化打造的全面性、高容量 3D 設計與簽核平台,可將設計規劃、實現和系統分析,整合在單一管理介面上,可省卻不必要的資料轉換作業,有效提高設計人員的工作效率。工程團隊並可透過 3D 散熱、功率、靜態時序分析(Static Timing Analysis, STA)及設計規則檢查(DRC)/電路佈局驗證(LVS)能力,為客戶展現系統級 PPA 的效益。

滕晉慶強調指出,經由 Integrity 3D-IC 平台,也可實現 Cadence 數位、類比及IC封裝的協同設計,包括與 Virtuoso 類比設計環境平台、Innovus 數位設計實現系統、Allegro PCB/IC 封裝技術、Quantus 寄生參數提取解決方案,以及 Tempus 時序簽核解決方案中的 STA 分析等技術相互協同設計的能力。

在 3D-IC 堆疊技術逐漸受到市場矚目後,PVT(製程、電壓及溫度)簽核角落(Signoff Corner)數量爆炸所引發簽核流程曠日費時問題便開始浮出檯面。對此,Cadence 與台積電合作研發出 RAID(Rapid Automated Inter-Die)分析技術,能將 3D-IC 時序簽核角落的數量降低 10 倍,進而優化整體流程,並加速 Tapeout 時程。此外,透過 Cadence Integrity 3D-IC 平台,某家客戶成功以 3D 晶片取代原有 2D SoC 晶片,CPU時脈也從原有 3.68GHz 一舉提升到 4.11GHz,整體效能提升 11.8%。雖然這些案例都是 3D-IC 非常早期的成果展現,但也顯示出未來會有非常可觀的發展空間。

Cerebrus 與 Integrity 3D-IC 都是 Cadence 智慧系統設計策略下數位設計全流程工具的家族成員,能與既有產品無縫協作,因此獲得許多客戶的青睞。「在智慧系統設計策略下,我們的目標就是促使半導體及系統工程師能夠在當前 AI 及資料導向世界裡設計出最好的產品,」滕晉慶表示。「在此深信 Cereburs 機器學習技術和 Integrity 3D-IC 也將在 More Than Moore 世代中扮演非常關鍵的角色。」

(首圖來源:Shutterstock)