雖然現行晶圓製造線寬技術逐步進展至 3 奈米及 5 奈米，然而考量記憶體及通訊射頻晶片因本身製程線寬與傳輸效能未能發揮極致，SoC 單晶片系統架構現階段尚無法切入於高端製成節點，所幸 EDA 廠商試圖透過封裝異質彙整方式，整合半導體上下游實體產業鏈及對接核心層級等設計理念，驅使先進封裝如 2.5D / 3D IC 與 SiP 等將接續延伸摩爾定律發展限制。
本篇文章將帶你了解 :SoC發展已至瓶頸，EDA工具關鍵助拳封裝異質整合 匯整上下游產業鏈，EDA推升封裝異質整合成核心架構
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EDA 驅使封裝成為異質整合重要核心 |
作者
拓墣產研 |
發布日期
2022 年 01 月 18 日 7:30 |
分類
封裝測試
, 晶圓
, 會員專區
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雖然現行晶圓製造線寬技術逐步進展至 3 奈米及 5 奈米，然而考量記憶體及通訊射頻晶片因本身製程線寬與傳輸效能未能發揮極致，SoC 單晶片系統架構現階段尚無法切入於高端製成節點，所幸 EDA 廠商試圖透過封裝異質彙整方式，整合半導體上下游實體產業鏈及對接核心層級等設計理念，驅使先進封裝如 2.5D / 3D IC 與 SiP 等將接續延伸摩爾定律發展限制。
