矽智財公司新思科技 19 日宣布，其簽核工程變更指令（engineering change order，ECO）解決方案 Tweaker ECO，有效協助 NAND Flash 控制晶片及儲存解決方案廠商群聯電子達成設計到簽核（design-to-signoff）運算能力，並加速新世代大型設計的設計周轉時間（turnaround time）。
新思科技指出，這項突破性技術讓群聯電子將晶片設計週期的 ECO 迭代（iteration）減少 50%，並將 ECO 周轉時間縮短 3 倍，使其設計團隊針對大型設計容量保有設計的靈活性，同時在人工智慧（AI）、資料中心、汽車、超連結（hyper-connectivity）、運算、工業和消費等設計應用上，也達到優異的功耗、效能和面積（PPA）優化目標。
新思科技強調，隨著晶片設計的尺寸和複雜性不斷增加，傳統 ECO 工具面臨更多提升運算能力、增加機器儲存和記憶體容量的需求。使用層階設計（hierarchical design）等典型 ECO 策略與工具的公司，常常無法將大型設計所需的記憶體、儲存空間和執行時間（runtime）降至最低，因而影響到設計的生產力。
而透過最新的 Gigachip Hierarchical 技術，Tweaker ECO 能大幅縮短周轉時間並減少數百 gigabytes 的記憶體，同時帶來可預測的設計收斂（closure）以及更少的 ECO 迭代，卻不會影響準確性。具備 Gigachip Hierarchical 的 ECO 技術提供了可預測的層階收斂（hierarchical convergence），經優化後能在單一機器上同時執行超過 1 億個執行個體（instance）的設計和數百個情境（scenario），相較於傳統的 ECO 流程，該技術能大幅降低所需的硬體資源。
此外，隨著大量支援 AI 軟體的投資與客製晶片的開發，簽核情境（signoff scenarios）的數量因此提高，加上先進節點的物理複雜性（physical complexity），使得快速準確的 ECO 收斂成為晶片實作（implementation）過程中關鍵且持續成長的一環。Tweaker ECO 運用了創新的 Gigachip Hierarchical ECO 技術， 能以更快速的執行時間、更少的記憶體以及可擴展的架構處理市場上最大型的晶片。比其傳統的 ECO 流程，Tweaker ECO 所需的硬體資源較少，這讓群聯電子能有效地使用單一機器降低其每次執行的成本，進而使設計專案的成本降至最低。
（首圖來源：新思科技）
