隨著半導體製程邁向 3 奈米以下節點，先進製程微縮技術已逐步逼近物理極限。日前英特爾（Intel）高層卻罕見公開指出，晶片製造流程未來將不再圍繞「光罩技術」打轉，而是由電晶體架構根本性變革所主導，這發這也讓 ASML 新一代的 High-NA EUV 的廣泛採用添加了隱憂。
根據投資研究平台 Tegus 分享於 X 的一段高層訪談內容，該名英特爾主管強調，隨著 GAAFET（環繞閘極）與 CFET（互補式 FET）等新一代電晶體架構漸趨成熟，晶片製程的關鍵控制點，將從解析度極限的光罩工序，轉向精密的蝕刻（Etching）與材料沉積（Deposition）技術，進一步降低對新一代的 High-NA EUV（advanced lithographic equipment）的依賴。
Director at Intel explains why ASML has been struggling due to GAA, and will struggle with the move to CFETs as well (via Tegus). The bright spot in terms of order flow can be high-NA adoption later this decade, or EUV multiple patterning, but clearly order flow will be highly… pic.twitter.com/ZoRvJJHC2n
— Tech Fund (@techfund1) June 16, 2025
High-NA EUV 曾被視為新一代製程應用的關鍵設備，2024 年英特爾搶先台積電和其他大廠，根據《TheElec》報導，英特爾已取得 ASML 的五台 High-NA EUV 的產能，預計將應用於其 18A 與 14A，並今年兩台已經在慢慢地投產。由於 ASML 每年的 High-NA EUV 產能約為五到六台，說明了英特爾幾乎壟斷了初期的產量，這說明了英特爾想要強勢重回半導體領先地位的野心。
然而，「Intel Foundry Direct 2025」大會上，說明了尚未完全承諾將 High-NA EUV 用於量產，並保留以傳統 Low-NA EUV（低數值孔徑） 為基礎的備用製程流程，以降低風險。有報導指出，ASML已向三家客戶交付總共 5 台高 NA 設備，包括英特爾、台積電以及韓國三星，不過要 2025 下半年才能交貨。
除了英特爾以外，台積電也已經有一台 High-NA EUV ，並給予價格的折扣。然而今年台積電資深副總經理暨副共同營運長張曉強日前在說明即將推出的 A14 製程時坦言，該節點「不一定」會採用 ASML 最新一代 High-NA EUV 曝光機。除指出 High-NA EUV太貴墊高成本外，也不須用到此設備也能維持類似複雜度。
而據韓媒報導三星電子和 SK 海力士的計畫，DRAM 將邁向 3D DRAM，3D DRAM 則無需使用 High-NA 或 Low-NA EUV 設備。不同於傳統 DRAM，3D DRAM 透過「垂直堆疊」的方式來提升電晶體密度，因此使用 ArF 微影技術即可，無需倚賴 EUV 設備。
根據路透社報導，最新的 High NA 約 3.78 億美元，相比之下，ASML 現有的 EUV 設備要價約為 2 億歐元。High NA 微影工具預計能將晶片設計縮小至三分之一，提高密度與效能，但業者也需審慎評估其高昂成本是否值得。
隨著晶片的尺寸所需投入的技術與資本成本卻急遽上升，High-NA 的導入是否仍具經濟效益？當製程微縮逐漸邁入極限，未來半導體技術的突破，或許將轉向更具經濟效率的創新路徑。
- ASML’s High NA EUV Machines Won’t Be As Important In Future Chip Manufacturing Says Intel Director – Report
- TSMC says can make next generation chips without ASML’s new machine
（首圖來源：ASML）
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