隨著人工智慧（AI）技術的快速發展，對高效能記憶體的需求日益攀升。全球固態技術協會（JEDEC）近期已正式展開討論，計畫放寬全球 HBM 的高度標準限制。這項重大決議預計將 HBM4 的堆疊高度上限放寬至 900 微米（0.09公分），藉此支援針對現代 AI 功能關鍵的 16 層及 20 層 DRAM 堆疊技術發展。此舉不僅將解決現有製程的物理瓶頸，更將深刻影響全球半導體封裝設備商的競爭態勢與記憶體大廠的策略佈局。
根據 JEDEC 現行規範，在 HBM4 進入初期量產階段時，其高度限制原本嚴格設定為 775 微米 （0.075公分）。然而，為了在有限的高度內塞入更多層數的記憶體，製造商必須將矽晶片打磨得更薄。JEDEC 指出，這些嚴苛的物理限制反而阻礙了生產，不僅導致晶片過薄而降低了整體生產良率，更大幅增加了熱管理（thermal management）的困難度。將高度上限大幅提升至 900 微米，代表著業界能夠在維持較佳良率與散熱效果的前提下，順利推進 16 層至 20 層的 AI DRAM 堆疊技術。
根據外媒報導，這項垂直高度標準的變更，直接為半導體組裝設備帶來了全新的市場需求與變化。一旦 900 微米的標準正式獲得批准，記憶體製造商在進行高密度堆疊時，將得以繼續沿用現有的熱壓合機（thermal compression bonders）。這一發展為現有設備龍頭帶來了巨大的市場優勢。據統計，韓美半導體（Hanmi Semiconductor）目前在全球熱壓合設備市場中占有高達 71.2% 的市占率，無疑將成為此波標準放寬下的最大受惠者。儘管混合鍵合技術能夠實現無凸塊（without bumps）的晶片直接連接，但與傳統的熱壓合方法相比，製造商需要投入更多的資金與時間成本。
現階段頂尖記憶體製造商正密切評估新標準將如何影響其財務表現與未來的技術發展藍圖。在 2026 年韓國國際半導體展上，SK海力士（SK Hynix）的代表明確指出，放寬高度限制將有助於提升現階段的生產效率。不過，當未來堆疊層數超過 20 層時，混合鍵合技術仍將成為不可或缺的必需品。另一方面，三星電子雖然已經開發出能提供比現有製造方法更佳抗熱性的混合鍵合技術，但為了提升利潤率，該公司仍可選擇繼續使用現有的生產方法。最終的設備選擇與製程決策，將高度取決於重要客戶的特定效能需求，例如輝達（Nvidia）在設計其 GPU 封裝時所需的全新 HBM 模組規格。
目前，整個半導體產業都在密切關注J EDEC 的討論進度，因為最終的決議結果將決定哪些設備供應商能在這個十年的末期取得成功。在製造商致力於實現 DRAM 最大密度的同時，他們的首要任務依然是減少良率損失。根據相關市場專家分析指出，在 900 微米標準確立與混合鍵合方法完全成熟之間，市場將經歷一段短暫的穩定期，並透過先進的組裝解決方案來維持市場的穩定運作。而次世代鍵合技術何時能全面導入規模化量產，最終仍將取決於標準制定機構的規範、設備的精確度，以及全球 AI 基礎設施的實際需求。
(首圖來源：SK 海力士)
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