2026 年在上海舉行的 IEEE 國際電路與系統研討會（ISCAS）上，華為拋出一套自稱可接棒摩爾定律的新思路，將半導體進展的核心從「幾何縮小」轉向「時間效率」。華為半導體業務負責人何庭波在題為《半導體新路徑探索與實踐》的演講中提出「韜（τ）定律」，主張以訊號傳播延遲做為新的發展準則，從元件、電路、晶片到系統，全面壓縮訊號與資料流動所需的時間。
何庭波表示，韜（τ）定律著眼於以訊號傳播時間為基準的最佳化，這與互連的電阻與寄生電容（RC）、管線長度與電路深度密切相關。做為示範，華為提出名為 LogicFolding 的解法──將邏輯由單層擴展到雙層架構，透過雙層堆疊來縮短關鍵路徑並提高換算後的電晶體密度。華為宣稱，在 2026 年 LogicFolding 可將電晶體密度提升至約 238 MTr/mm²，並表示旗下高階晶片預期到 2031 年可達到相當於約 1.4 奈米「等效密度」。華為並提到，LogicFolding 會應用於其 Kirin 2026 SoC，計劃在 2026 年下半年亮相。
不過，外界對這些說法多所保留。Omdia 資深首席分析師 Manoj Sukumaran 指出，華為所稱的1.4 奈米「等效密度」並非傳統意義上的製程節點突破，而是透過將邏輯晶粒以混合鍵合（hybrid bonding）或堆疊方式疊在一起，減少面積並提升「等效」密度。Sukumaran 認為，相關的效能與效率提升比較可能源自較短的互連與時脈樹，而非電晶體本身的縮小，且堆疊層數增加後邊際效益會遞減，因此難以與英特爾或台積電（TSMC）的真實 1.4 奈米（14A）製程等同比較。
報導並指出，Intel 仍有朝 2028 年推出 14A（1.4 奈米）製程的時程，並在隨後投入量產，台積電也在相近時程推進類似節點。總體而言，華為這次的發表凸顯其在受限供應鏈下尋求突圍的架構與封裝創新，但外界普遍認為，這類做法更像是透過封裝與架構設計提高等效密度，而非傳統意義上的電晶體製程躍進。
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（首圖來源：Flickr/Open Grid Scheduler / Grid Engine CC BY 2.0）
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