imec 公布製程藍圖：摩爾定律轉向，2038 年挑戰 0.3 奈米

荷蘭半導體研究機構 imec 公布最新製程藍圖，宣告先進晶片演化重心將有大轉變。未來將不再局限「單純縮小電晶體尺寸」，而是全面轉向標準元件面積縮放、垂直整合及系統層級（如供電與散熱）最佳化。

imec 預測，到 2038 年半導體製程可前進至 A3（0.3 奈米）世代。然而，接近 1 奈米世代的 A10（約 2030 年）之後，接觸閘極間距（CPP）的微縮將遭遇瓶頸，晶片密度提升將高度依賴全新架構與先進封裝整合。

imec 研發副總裁 Julien Ryckaert 表示，半導體產業現已進入奈米片（Nanosheet）時代，並將持續朝「埃」（Angstrom）級前進。藍圖指出，A14 級製程預估 2028 年出現，CPP 將縮至約 45 奈米、標準元件高度降至約 115 奈米，並在此階段導入高數值孔徑極紫外光（High-NA EUV）設備。

imec 並指 CPP 在 2030~2031 年登場的 A10 節點將開始出現縮放停滯。A10 到 A5 世代，CPP 將大致維持 42 奈米，代表業界無法再以傳統閘極微縮大幅提升密度。

為了突破微縮瓶頸，imec 將 CFET（互補式場效電晶體）視為 2030 年代初的關鍵候選方案。約 2033 年登場的 A7 節點，雖然 CPP 仍卡關在 42 奈米，但用 p 型與 n 型電晶體「縱向堆疊」的 CFET 技術，標準元件高度可成功降至約 80 奈米。

▲ 奈米片（Nanosheet）架構（搭配外壁叉型片設計）將從 2 奈米一路沿用至 A10 節點；之後 A7 及更先進製程，將全面交棒 CFET 架構。（Source：imec）

到了 2035~2038 年的 A5 與 A3 階段，imec 預測將發展出實現縱向堆疊與鍵合（Bonding）的 CFET 結構。若要達成 A3 節點約 39 奈米 CPP 與 50 奈米元件高度目標，除了縱向整合，更可能需要仰賴 Hyper-NA EUV 等超高數值孔徑曝光。

imec 強調，評估未來技術時，晶片密度不再單看電晶體尺寸縮放，而是取決於「標準元件面積」（Cell Height×CPP）下降幅度。面對 AI 工作負載成為半導體需求主力的趨勢，imec 提出「異質大規模整合」（HLSI）概念，未來系統將高度結合邏輯晶片、記憶體、供電、光學 I/O 與先進 3D / 2.5D 封裝。為此，imec 建立「跨技術共同最佳化」（XTCO）框架，試圖打破技術壁壘，將各項元件納入同個系統層級全面最佳化。

Ryckaert 點出，電晶體縱向整合與多晶片封裝成為業界常態，供電設計與散熱將成為未來最嚴峻的技術瓶頸。包含背面供電網路（BSPDN）及封裝內部的整合電壓調節器（IVR）等新興技術，都必須在系統層級合作最佳化，以確保不擴大功耗成本前提下，持續提升整體晶片的運算密度與能源效率。

imec 最新藍圖清楚顯示，儘管傳統以「縮小電晶體」為核心的摩爾定律面臨嚴峻挑戰，但以標準元件面積縮減、CFET 縱向整合，與先進封裝與系統級共同最佳化多管齊下，半導體的邏輯密度十數年內依然保持強勁的成長動能。