新思科技以台積電先進製程加速晶片創新，含最佳化光子 IC 流程

台積電 2024 年技術論壇台北場舉行前，EDA 大廠新思科技宣布，攜手台積電對先進製程廣泛電子設計自動化 (EDA) 與 IP 協作，並部署各種人工智慧 (AI)、高效能運算 (HPC) 與行動裝置。

新思科技表示，最新的合作內容包括協同最佳化光子 IC 流程，追求更佳功率、效能與更高電晶體密度需求提供解決方案。業界對台積電 N3 / N3P 與 N2 量產就緖數位與類比設計流程展現信心，雙方也合作開發新世代 AI 驅動流程，提升設計生產力與最佳化的 Synopsys DSO.ai。此外，也對台積電 N2 / N2P 開發廣泛基礎與介面 IP 產品組合。

新思科技 EDA 事業群策略暨產品管理副總裁 Sanjay Bali 表示，新思科技量產就緒 EDA 流程的進展，以及可支援 3Dblox 標準的 3DIC Compiler 與光子技術的整合，加上範圍寬廣的 IP 產品組合，讓新思科技與台積電得以協助設計人員於台積電先進製程上，實現更高層級創新。與台積電合作數十年累積高度信任，為產業提供重要且必需 EDA 與 IP 解決方案，透過節點與節點間快速遷移，提升品質與生產力。

台積電設計建構管理處負責人Dan Kochpatcharin 則表示，台積電與新思科技等開放創新平台 (OIP) 生態系合作夥伴的密切合作，協助客戶滿足最具挑戰性的設計需求，並在各種高效能運算的設計中，包括從埃米 (angstrom-scale) 的裝置到複雜的多晶粒系統，都處於創新的最前導地位。而且，台積電與新思科技將攜手協助設計團隊在台積電最先進的製程節點，打造次世代的差異化設計，並加快達成結果所需的時間。

先進節點通過認證的數位與類比流程

新思科技針對台積電 N3P 和 N2 製程技術提供的量產就緒數位和類比設計流程已部署於人工智慧、高效能運算和行動設計。以 AI 驅動的模擬設計遷移流程可以實現從一個製程節點到另一個製程節點的快速遷移。新流程可用於 TSMC N5 到 N3E 遷移，並新增至新思科技為 TSMC N4P 到 N3E 和 N3E 到 N2 製程所建立的流程。

此外，新思科技也提供設計團隊可相互操作的製程設計套件 (iPDKs) 及 Synopsys IC Validator 實體驗證程序執行檔 (runset)，以便高效率將設計轉換到台積電先進製程。Synopsys IC Validator 支援全晶片簽核，以因應日益複雜的實體驗證規則。Synopsys IC Validator 已取得台積電 N2 與 N3P 製程認證。

針對搭載光子 IC 的多晶粒設計，更快速傳輸數據

AI 訓練的龐大數據處理量，需要低延遲、節能且高頻寬的互連，帶動光收發器與使用矽光子技術的近封裝/共同封裝光學元件 (NPO/CPO) 採用。新思科技與台積電目前正針對台積電的緊湊型通用光子引擎 (COUPE) 技術，開發端對端的多晶粒電子與光子流程解決方案，以強化系統性能與功能。此流程藉由 Synopsys OptoCompiler 涵蓋光子 IC 設計，並使用 Synopsys 3DIC Compiler 和 Ansys 多重物理場分析技術與電子 IC 完成整合。

以符合 N2 與 N2P 技術的廣泛 IP 產品組合，加速產品上市時程

新思科技正針對台積電的 N2 與 N2P 製程技術開發廣泛的基礎和介面 IP 產品組合，以便更快速地完成複雜的 AI、高效能運算與行動裝置的系統單晶片 (SoC) 設計。利用 N2 與 N2P 技術的高品質 PHY IP，包括 UCIe、HBM4/3e、3DIO、PCIe 7.x/6.x、MIPI C/D-PHY 與M-PHY、USB、DDR5 MR-DIMM 及 LPDDR6/5x，讓設計人員能從台積電最先進製程節點在功耗、效能與面積 (PPA) 的提升上受益。

新思科技對台積電 N3P 製程，提供通過矽驗證的基礎和介面 IP產品組合，包括 224G 乙太網路、UCIe、MIPI C/D-PHY 與 M-PHY、USB/DisplayPort 與 eUSB2、LPDDR5x、DDR5，以及 PCIe 6.x，而 DDR5 MR-DIMM 也正在開發中。新思科技為台積電先進製程推出的 IP，已獲得數十家業界領先的公司採用，以加速其產品開發時程。

(首圖來源：科技新報攝)