根據外媒報導,藍色巨人 IBM 和日本半導體設備商東京電子日前宣布,在 3D 晶片堆疊方面獲得了新得技術突破,成功運用了一種新技術將 3D 晶片堆疊技術用於的 12 吋晶圓上。由於晶片堆疊目前僅用於高階半導體產品,例如高頻寬記憶體 (HBM) 的生產。不過,在 IBM 與東京電子提出新的技術之後,有機會擴大 3D 晶片堆疊技術的應用。
報導指出,3D 晶片堆疊技術在當前被視為延續摩爾定律 (Moore′s Law) 的利器之一,這使得多家半導體企業公司都在進行努力,期望將「每單位面積」的電晶體數量,轉變為 「每單位體積的電晶體數量」。而與一般平面結構的晶片相較,3D 晶片堆疊允許多層堆疊,而矽穿孔封裝 (TSV) 就是 3D 晶片堆疊技術當中的關鍵。
IBM 與東京電子新開發的技術,本質上是一種將矽晶片連接在一起的新方法。傳統的晶片堆疊需要堆層間的矽穿孔,這可以使得電力向上流入堆疊層,並使兩層串聯執行工作。但是,這需要削減堆疊層的背面,以露出 TSV 空間以提供另一層堆疊層透過 TSV 來連結。只是,堆疊層中的厚度非常薄,通常僅小於 100 微米。這就因為著它們的脆弱性,讓他們當中需要一個載體晶片來支撐。
所以,通常這些載體晶片由玻璃製成。藉載體晶圓與晶圓的鍵合,以確保它可以在生產過程中不受損壞。完成生產後,使用紫外雷射去除載體。在某些情況下,也可以使用載體晶片,但將其進行層與層分離需要物理的機械力來幫助,這對於晶圓的完整性可能是造成風險。因此,在這 IBM 與東京電子新開發的技術上,將使用紅外線雷射來進行層與層分離,進一步剝離兩個對矽穿孔的晶片,將能有效的降低破壞晶片完整性的風險。
另外,新技術也將允許在不使用玻璃載體的情況下堆疊兩個矽晶片。相反,製造商可以跳過這一步,直接進入矽晶圓跟暨晶圓連接堆疊的步驟。IBM 表示,除了不再需要這個額外步驟來簡化流程之外,還有其他優勢。例如,它表示它將有助於消除工具兼容性的問題,億降低缺陷的風險之外,並允許對薄晶圓進行線上測試。IBM 指出,這些優勢將使先進的小晶片結構生產變為簡易,也使得其技術可以廣泛的被應用。
報導強調、自 2018 年以來,IBM 和東京電子在該項技術的研究已經有一段時間了。有鑑於矽晶圓製造的發展方向,這可能會是該產業的一個關鍵發展。因為,隨著節點尺寸的微縮到 2 奈米以下,封裝和堆疊技術將成為希望將微縮的過程往更小的節點一棟,而且將不再是發展高性能晶片公司的一項優勢。尤其,處理器大廠英特爾 (Intel) 已經在發展使用 Foveros 技術為 Meteor Lake 系列處理器進行 3D 晶片堆疊設計。不過,相較於英特爾,競爭對手 AMD 在這方面更是領先。然而,到目前為止,AMD 的 Zen 3 架構的處理器僅在其處理器上堆疊 L3 暫存記憶體。有傳言表示,AMD 將會在 Zen 4 架構的處理器上,以及所謂的 Raphael-X 的系列產品中,採用3D 晶片堆疊技術。但是,目前尚不清楚其即將推出的 RDNA3 GPU 是否也跟進採用。
IBM 表示在紐約州建立新研發與測試據點,且未來將擴大規模。IBM 目標此技術創建完整 3D 晶片堆疊。如此,這將有助於解決供應鏈問題,同時也可以提高績效。IBM 預計新技術將能幫助半導體供應鏈降低所需生產與使用的產品數量,同時也有助於未來幾年運算處理能力的提升。
(首圖來源:IBM)