為降 EUV 製程成本，SK 海力士目標 10 奈米以下採 3D DRAM 技術

SK 海力士日前宣布，計劃開發4F2（方形）DRAM，與競爭對手三星十分相似。SK 海力士研究員 Seo Jae Wook 週一（12 日）在首爾舉辦的產業會議中指出，自從 1c DRAM 商用化之後，極紫外線（EUV）製程成本就快速攀升。

Seo Jae Wook 認為，現在確認這種方式（使用 EUV）製造 DRAM 是否有利可圖的時刻，目前公司考慮未來 DRAM 製造垂直閘極（VG），即所謂的「3D DRAM」。

韓媒 The Elec 介紹，VG 是記憶體製造商內部所稱的「4F2」，這是一種經過大量研究的單元陣列結構，其中電晶體以垂直方式堆疊，即所謂的「3D DRAM」。三星將這種 3D DRAM 稱為「垂直通道電晶體」（vertical channel transistor，簡稱 VCT）。

4F2 從下而上依序為源極（source）、閘極（gate）、汲極（drain）和電容器（capacitor）。字元線（Word Line）連接到閘極，位元線（Bit Line）則連接到源極。與 6F2 DRAM 相比，採用這種單元陣列可將晶片表面面積減少 30%。

知情人士表示，三星和 SK 海力士目標是 10 奈米製程以下的 DRAM 應用 4F2 技術。SK 海力士的 Seo Jae Wook 認為，採用 VG 或 3D DRAM 製程設計，可將 EUV 製程成本降一半。

• SK Hynix to develop 4F2 DRAM to reduce cost

（首圖來源：shutterstock）

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