台積電與英特爾 IDEM 將提 2 奈米與先進製程進度

外媒報導，12 月於美國舊金山舉行的國際電子元件會議（IEDM，台積電研究員將公布 2 奈米 (N2) 製程進度，競爭對手英特爾也會公開先進製程成果。

台積電 2 奈米專為人工智慧（AI）、行動和高性能運算（HPC）需求設計，IEDM 台積電研究員將報告，與 2022 年 3 奈米相較，N2 速度提高與功耗降低多少，還有電晶體密度多高。

目前消息，2 奈米晶片截面積看來，銅在分布層 (RDL) 和鈍化處理達成 3D 無縫整合，2 奈米平台採與 3DIC 合作最佳化的高能效奈米片電晶體和互連元件，適用 AI、HPC 和行動處理器。台積電將展示世界紀錄密度 38Mbits／平方公釐的 SRAM 產品。

論文還詳細介紹中段（MEOL）和後端（BEOL）互連，特點包括靈活放置輸入／輸出焊盤，降低阻擋電阻的可擴展銅基在分佈層，以及提高可靠性的扁平鈍化層，透過矽通孔（TSV）互連不同層設備。2 奈米平台已達晶圓級可靠性要求，並通過初步測試，2025 年通過全鑒定，2026 年量產。

英特爾工程師將詳細介紹 RibbonFET（奈米片電晶體）縮放狀況。論文展示如何不降低電子遷移率，以 6 奈米柵極和 45 奈米接觸多晶矽間距構建奈米片（RibbonFET）。

柵極長度為 18 奈米時，漏極誘導勢壘降低（DIBL）與矽厚度（Tsi）的關係顯示，當 Tsi 從 10 奈米縮放到 1.5 奈米之際，DIBL 有所降低。然而，當 Tsi 小於 4 奈米時，DIBL降低達到飽和。與相同 Tsi 下的 NMOS DIBL 相較，PMOS DIBL 有所提高。另外，還顯示了 1NR 電晶體的 TEM 顯微照片，該電晶體的各種 Tsi 值均低至 1.5 奈米。