英特爾詳細揭露 18A 技術優勢，迎戰台積 2 奈米製程

英特爾在 2025 年 VLSI 技術研討會上發表了一篇論文，詳細介紹 18A 製程技術，並將所有相關資訊整合成一份文件。18A 預期將在功耗、效能與面積（Power, Performance, Area，簡稱 PPA）方面，對比前一代製程顯著提升，包括晶片密度提升 30%、效能提升 25%，在相同效能下功耗降低 36%。

相較 Intel 3，18A 效能升 25%、功耗最多降 38%

18A 製程專為個人端裝置到資料中心各類產品設計，首款採用該製程的產品將是 Panther Lake 處理器，預計今年稍晚時正式發表。為因應不同應用需求，18A 擁有兩種邏輯庫版本，一是高效能（HP）、採用 180 奈米單元高度（180CH）；以及高密度（HD）、採用 160 奈米單元高度（160CH），適用於低功耗應用。

英特爾指出，相較 Intel 3，18A 在不增加電壓或電路複雜度的情況下，效能提升 25%。在相同 1.1V 電壓與時脈頻率下，功耗可降低 36%；若將電壓降至 0.75V，18A 仍可提升 18% 的運作速度，且功耗減少 38%。此外，同樣設計若採用 18A 製程，晶片面積可減少約 28%。

在 SRAM 部分，18A 採用高密度 SRAM 單位電晶體，單位面積僅為 0.021 µm²，代表 SRAM 密度約為 31.8 Mb/mm²，比 Intel 4 所用的 0.024 µm² SRAM 單元有明顯進步。據報導，英特爾 18A 的 SRAM 密度可與台積電N5 與 N3E 製程媲美。不過台積電 N2 製程則更勝一籌，SRAM 單元縮小至約 0.0175 µm²，對應密度達 38 Mb/mm²。

18A 搭 PowerVia 背面供電技術，提升電晶體效率、降低功耗

英特爾18A 製程導入第二代 RibbonFET 閘極全環繞電晶體（GAA），並搭配 PowerVia 背面供電網路（BSPDN）。

英特爾 18A RibbonFET 採用四層奈米帶（nanoribbon）結構，並支援多達八種不同的邏輯閥值電壓（VT），其中四種 NMOS、四種 PMOS，涵蓋 180 毫伏（mV）的範圍。

根據英特爾論文中的一張圖表顯示，儘管涵蓋範圍廣泛的 VT，這些電晶體仍展現出強勁的電性表現，意味英特爾成功在整個 VT 範圍內維持裝置性能與控制能力，為電路設計提供靈活性，可在同一製程中平衡頻率、功耗與漏電。

至於英特爾 PowerVia 背面供電技術（BSPDN），將電力傳輸從晶片頂部金屬層轉移至背面，實現電力與訊號線路的實體分離，解決後段製程（BEOL）中垂直連接電阻升高等問題，也減少電力干擾造成的訊號劣化，整體提升電晶體效率並降低功耗。

除了 BSPDN，英特爾也導入新一代高密度金屬-絕緣體-金屬電容（MIM capacitor），用以提升電源穩定性。

英特爾揭 PowerVia 優勢，目前通過 JEDEC 嚴苛測試

英特爾也揭露 PowerVia 的多項關鍵優勢，相較 Intel 3，PowerVia 幫助 A18 電晶體密度提升 8% 至 10%；前段金屬層在電阻-電容（RC）效能方面提升約 12%，且導通孔（via）電阻減少至 49%；電壓下陷（voltage droop）減少多達 10 倍；電源與訊號線路分離，BSPDN 可簡化晶片設計，使線路佈局更加高效且有彈性。

該製程也通過嚴格的 JEDEC 可靠性測試，包括 1,000 小時高溫老化測試與廣泛的熱循環測試，證實 PowerVia 可應用於設計壽命長、運作條件嚴苛的晶片設計。

在製成部分，英特爾 18A 除了提升效能、降低功耗、實現更高的電晶體密度之外，還簡化生產流程和晶片設計。

透過將電力傳輸移至晶片背面，英特爾無需傳統正面電源網格，搭配直接 EUV 曝光製程，降可低光罩數並簡化前段金屬層的製程。整體來說，設計流程變更加簡易且具成本效益。

PowerVia 的背面金屬層採用低電阻與高熱傳導率的設計，有助於因 GAA 電晶體帶來的功耗密度增加進行有效的熱管理。同時，英特爾也改善載體晶圓（carrier wafer）的鍵合方式，可透過背面高效散熱，解決高效能電晶體所帶來的熱挑戰。最後 PowerVia 與先進封裝技術如 Foveros 與 EMIB 相容，這一點從 Panther Lake 處理器採用 18A 製程晶片與Foveros 3D 封裝可知。