益華電腦 (Cadence) 宣布推出「從規格到封裝成品」 (Spec-to-Packaged Parts) 的小晶片 (chiplet) 生態系，目的在降低工程複雜性，專為開發物理 AI、資料中心、高效能運算 (HPC) 應用之小晶片客戶加速上市時間。
Cadence 指出，延續長期的深度合作，Cadence 與 Arm 亦攜手加速物理 AI 與基礎架構 AI 應用的創新。Cadence 將利用先進的 Arm® Zena™ 運算次子系統 (CSS) 與關鍵 IP，強化其物理 AI 小晶片平台與框架。這項全新的解決方案能滿足汽車、機器人與無人機對次世代邊緣 AI 處理的嚴苛要求，並符合資料中心、雲端及 HPC 應用對標準化 I/O 與記憶體小晶片的需求。此聯盟不僅降低了工程複雜性，更為客戶提供採用先進小晶片的低風險路徑，為更聰明、安全且高效的系統奠定基礎。
Cadence 運算解決方案事業群副總裁 David Glasco 表示，隨設計複雜度提升，多晶片架構對於實現卓越效能與成本效益至關重要。Cadence 的小晶片解決方案能優化成本並提供高度客製化彈性。透過整合我們豐富的 SoC 設計專業與生態系中預先驗證的 IP，我們正協助客戶降低風險，更有信心快速實現小晶片開發目標。
Cadence 已建構規格驅動的自動化系統，可生成結合Cadence IP與各方 IP 的小晶片框架，並具備管理、安全性與安全防護功能。在 EDA 工具流程上，該架構支援 Cadence Xcelium™ 邏輯模擬器進行無縫模擬，並透過 Palladium® Z3 企業級模擬平台進行硬體模擬。
在實體設計上，則利用即時回饋優化佈局佈線週期。此外，該架構完全符合 Arm Chiplet System Architecture 與未來的 OCP 規範，確保跨生態系的互操作性。透過 Cadence 的 UCIe™ IP，能提供業界標準的晶片對晶片連接，並支援 LPDDR6/5X、PCIe® 7.0 及 HBM4 等介面。
Cadence 物理 AI 小晶片平台的部分基礎系統原型，已預先整合了 Cadence 小晶片框架、UCIe 32G、LPDDR5X IP，並已成功通過全矽驗證。首批加入 Cadence 生態系的 IP 合作夥伴包括 Arm、Arteris、力旺電子 (eMemory)、円星科技 (M31 Technology)、Silicon Creations 與 Trilinear Technologies，以及矽分析合作夥伴 proteanTecs。為降低風險並簡化客戶導入流程，Cadence 正攜手三星晶圓代工合作，打造 Cadence 物理 AI 小晶片平台的矽原型，並於三星晶圓代工 SF5A 製程中預先整合合作夥伴的 IP。
(首圖來源：wikipedia)
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