摩爾定律再延續!英特爾堆疊式奈米片電晶體讓 IC 電晶體密度再倍增

作者 | 發布日期 2020 年 12 月 31 日 8:00 | 分類 IC 設計 , 晶片 , 零組件 Telegram share ! follow us in feedly


如今幾乎所有數位元件背後的邏輯電路都依賴兩種成對電晶體 NMOS 和 PMOS。相同的電壓訊號會將其中一個電晶體打開,將另一個關閉。放在一起意味著只有發生些微變化時電流才會流通,大大降低功耗。這些成對電晶體已櫛次鱗比在一起好幾十年,但如果電路要繼續縮小,就必須靠得更近。英特爾(Intel)於本週 IEEE 國際電子元件大會(IEEE International Electron Devices Meeting,IEDM)展示全然不同的排列方式:把一對電晶體堆疊在另一對上面。有效將簡單的 CMOS 電路所佔面積減半,意味著未來 IC 積體電路晶片上的電晶體密度可能會增加一倍。 

方案首先使用廣泛認可的下一代電晶體結構,雖有不同稱呼,包括奈米片(Nanosheet)、奈米帶(Nanoribbon)、奈米線(Nanowire)或環繞式結構(Gate-All-Around,GAA)元件。和目前電晶體主要部分是由垂直矽鰭片組成的常見做法不同,英特爾奈米片的通道區是由多個相互堆疊的水平奈米級薄片組成。

(Source:英特爾)

採用自我對準製程配方,修改製造步驟成為製程重點

英特爾工程師使用這些元件打造極簡的 CMOS 邏輯電路,亦即所謂反向器(Inverter)。它需要兩個電晶體,兩個電源接線,一個輸入連線和一個輸出連線。即使電晶體也採取像目前並排放置方式,但排列非常緊湊。透過堆疊電晶體並調整互連,反向器面積得以減半。

英特爾打造堆疊式奈米片的配方稱為「自我對準」(Self-Aligned)製程,因為實質上可透過相同步驟構建兩種元件。這很重要,因為多加第二步驟(如在個別晶圓上構建,然後再將晶圓接合)可能會導致晶圓定位偏移,造成任何潛在的電路破壞。

製程的核心重點是修改奈米片電晶體的製造步驟。首先從重複的矽層和矽鍺層開始,然後蝕刻成一個又高又窄的鰭片,然後再將矽鍺蝕刻掉,留下一組懸浮的矽奈米片。通常所有奈米片都會形成單一電晶體,但在此,最上面兩個奈米片會連接到摻磷矽(Phosphorous-Doped Silicon),目的是為了形成 NMOS 元件,而底部兩個奈米片則連接到摻硼矽鍺(boron-doped silicon germanium),以產生 PMOS。

(Source:英特爾)

簡化整合流程,將應變引進自家元件

這「整合流程」當然複雜得多,但英特爾研究人員一直努力盡可能簡化。資深研究員暨元件研究總監 Robert Chau 表示。「整合流程不能太複雜,因為這將影響到以堆疊式 CMOS 製造晶片的可行性。結果證明這是非常實用的流程,我們取得可觀的成果。」

他表示:「一旦掌握訣竅,下一步就可開始追求效能表現了。」這可能包括 PMOS 元件改進作業,目前它們在驅動電流方面落後 NMOS。Chau 進一步指出,問題答案可能是要在電晶體通道裡引進「應變」(Strain)。此構想是透過快速通過載流子(Charge Carrier,在這種情況下為電洞)的方式扭曲矽晶體晶格。英特爾早在 2002 年就將應變引入自家元件。IEDM 大會的另一項研究,英特爾展示一種能在奈米帶電晶體同時產生壓縮應變(Compressive Strain)和拉伸應變(Tensile Strain)的方法。

其他研究組織也正展開堆疊式奈米片的設計研究,儘管有時將它們稱為互補式場效電晶體(Complementary FET,CFET)。比利時研究組織 Imec 率先提出 CFET 概念,並於去年 6 月 IEEE 超大型積體電路技術研討會(VLSI Symposia)發表實作 CFET 的研究報告。但 Imec 元件並非完全由奈米片電晶體製作而成,底層反而是由鰭式場效電晶體(FinFET)組成,頂層則為單一奈米片。台灣研究人員曾發表一篇有關 CFET 實作的研究報告,結構上的 PMOS 和 NMOS 各有一片奈米片。相比之下,英特爾的電路在 3 奈米的奈米片 PMOS 上有一個 2 奈米的奈米片 NMOS,這更接近堆疊有必要元件時該有的樣子。

(首圖來源:Intel