應材晶片佈線技術突破,促使邏輯晶片微縮至 3 奈米以下

作者 | 發布日期 2021 年 06 月 17 日 15:10 | 分類 IC 設計 , 晶圓 , 晶片 Telegram share ! follow us in feedly


美商應材指出,半導體尺寸的縮小雖有利於提高電晶體效能,導線佈線方面卻正好相反。因為較小的導線會產生更大的電阻,使得效能降低,並增加功耗。若無法在材料工程方面有所突破,從 7 奈米節點縮到 3 奈米節點,導線通路電阻將增加 10 倍,反而失去電晶體微縮的好處。

對此應材已開發出阻障層晶種整合性材料解決方案(Endura Copper Barrier Seed IMS)全新材料工程解決方案。這是整合式材料解決方案,高真空環境下將 7 種不同製程技術整合於一套系統。這 7 種技術分別是 ALD(原子層沉積)、PVD(物理氣相沉積)、CVD(化學氣相沉積)、銅回流、表面處理、介面工程和量測,使用選擇性 ALD 取代共形 ALD,消除通路介面處的高電阻率阻障層。這項解決方案還加入銅回流技術,狹窄特徵實現無空隙填充。通路接觸介面的電阻減少 50%、提升晶片效能和功耗表現,能夠持續將邏輯晶片微縮到 3 奈米及更小尺寸。

應材資深副總裁暨半導體產品事業群總經理 Prabu Raja 表示,一顆智慧型手機晶片內含數百億個銅導線,佈線已用掉晶片三分之一功率。真空整合多種製程技術,能夠重製材料和結構,讓消費者擁有功能更強大的裝置及更長的電池使用時間。這項獨特的整合解決方案是專為協助客戶加快發展效能、功率和面積成本的技術藍圖。

應材強調,全球各大晶圓代工邏輯客戶現已使用 Endura Copper Barrier Seed IMS 系統。應材已於 2021 年邏輯晶片大師課程(2021 Logic Master Class),討論更多有關這項系統及其他邏輯晶片微縮創新技術的資訊。

(首圖來源:應材