AMD 說明 3D 封裝技術,將改變晶片設計概念

作者 | 發布日期 2021 年 08 月 23 日 18:00 | 分類 IC 設計 , 封裝測試 , 晶圓 Telegram share ! follow us in feedly


8 月 22~24 日舉行的 Hot Chips 33 半導體產業線上會議,處理器大廠 AMD 說明 3D 堆疊技術發展方向,分享旗下 3D V-Cache 的細節。AMD 表示,封裝選擇和晶片架構將決定產品性能、功率、面積和成本,AMD 稱為 PPAC。如果將發表和即將推出的產品納入,AMD 有多達 14 種小晶片設計封裝架構正在進行。

外媒報導,AMD 負責封裝技術發展的高級研究員 Raja Swaminathan 表示,並非每個解決方案都適合所有產品。即使未來模組化設計和協調封裝架構已是業界共識,且各廠商展示的解決方案都證明這點。因成本問題,並非所有方案都適合消費市場。如裝有 3D 垂直暫存(3D V-Cache)技術的 Zen 3 架構桌上型處理器,要有 12 核心以上或 16 核心,並提供 L3 暫存記憶體的處理器才適用。

6 月 AMD 就介紹過 3D 垂直暫存技術是採用台積電 SoIC 技術。隨著矽通孔(TSV)增加,未來 AMD 會專注更複雜的 3D 堆疊技術,如核心堆疊核心、IP 堆疊 IP 等項目,最終矽通孔間距會非常緊密,以至於模組拆分、摺疊,甚至電路拆分都成為可能,徹底改變目前對處理器的認知。

AMD 還分享一些用在 Zen 3 架構處理器的 3D V-Cache 技術,使用 3D 微突(Micro Bump)和矽通孔互連方案,結合全新親水介電鍵合與 Direct CU-CU 鍵合技術。混合鍵合間距僅 9µ,小於英特爾 Forveros 互連的 10µ。AMD 預計 3D Chiplet 技術能提供 3 倍互連能效,以及 15 倍互連密度。

(首圖來源:AMD)