處理器龍頭英特爾 (Intel) 指出，隨著數位時代對於運算需求的增長，處理器核心越來越多、效能越來越強大，一個關鍵問題將逐漸浮上檯面，那就是該如何提供足夠的資料吞吐量，才能夠維持高效能、高輸出的運算結果？大數據進一步催生高頻寬、大容量記憶體的需求，但現實情況無法隨心所欲地提升傳輸所需的功耗，需以有效率的方式傳輸大量資料。
英特爾表示，位於處理器核心內部的快取記憶體為靜態記憶體（SRAM）結構，儲存單一位元通常需要 6 個電晶體，享有幾乎與核心一樣快的速度，倘若加大快取記憶體，十分耗能且需要不小的矽晶片面積；在處理器封裝之外的系統記憶體為動態記憶體（DRAM）結構，儲存單一位元僅需要一個電晶體和一個電容，設計上針對容量最佳化，提升速度反而不是件容易的事。兩者間 HBM（High Bandwidth Memory）以 TSV（Through-Silicon Via）堆疊多個晶粒，單一封裝使用 1024bit 匯流排寬度，提供更大空間和更高頻寬，但需要更高密度、更先進封裝技術，盡可能將 HBM 封裝至靠近處理器處。
追求降低每單位位元移動的功耗需求，並持續推動互連頻寬與密度，不僅要求先進封裝需達成全面性的創新，更需要整個產業生態系一同合作，從系統、電路板、封裝再到複合晶粒體（die complex），都有要跨越的城池。英特爾已有推動系統、電路板、封裝、晶粒開發和整合的路線圖，與先進封裝有關的內容。其中包括系統層級──透過改良後的晶粒和封裝架構，降低每單位位元移動時所需功耗、路板層級──整合光學傳輸，以便繼續提升頻寬速度與密度、封裝層級──使用次世代熱界面材料 （TIM） 改善散熱、透過 Coax MIL 提升電源傳輸效率、共同封裝光學傳輸元件、複合晶粒體──提升晶粒間的互連頻寬，並制定相互溝通的產業標準（如UCIe）等。
英特爾強調封裝技術有悠遠歷史，含大量使用的覆晶球柵陣列（FC-BGA）， 封裝尺寸可達 56×100mm，基板含 24 層金屬層，未來將朝向 92×92mm 和 26 層邁進。晶片分拆理念不僅能夠針對某個功能區塊使用最佳製程生產，更能夠將來自多家廠商的晶片整合至單一封裝之中，大幅度提升良率和上市時間。為了落實真正的晶粒「隨插即用」（Plug & Play），制定統一晶粒傳輸規範是首要之務。英特爾主導的 UCIe（Universal Chiplet Interconnect Express）獲得 AMD、Arm、ASE、Google Cloud、Meta、微軟、高通、三星、台積電等眾多廠商支持，讓不同廠商代工廠的晶粒能封裝內相互溝通。
至於異質整合，就是將多個不同功能的主動式晶粒整合至單一封裝，原本散居電路板各處的晶片，聚集在面積更小的單一封裝，對散熱和供電形成挑戰。晶粒間熱阻、緊鄰晶粒傳來的熱干擾，以及堆疊晶粒造成功率密度的提升，都是需要攻克的高牆。最後晶片間 HSIO（High Speed Input / Output）主要透過銅導線傳輸，過去 10 年不斷於封裝和電路板持續創新，如制定短距離（short-reach）和長距離（long-reach）不同版，以至更快標準如 XSR、XSR+。目前銅線傳輸速度最快可達 224Gbps SerDes。
目前需要結合晶片、封裝、系統層級的完全解決方案，並持續縮小間距，達成異質整合，汲取晶粒對晶粒互連標準的優勢。英特爾需更佳設計系統，完成溫度管理和電源供應，需一開始就納入考量，無法事後追加。I/O 傳輸效率的未來，需仰賴光學共同封裝。
(首圖來源：英特爾)
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