先進封裝技術再進化:超高密度銅─銅 Hybrid Bonding 為何值得期待?

作者 | 發布日期 2022 年 07 月 29 日 9:59 | 分類 半導體 , 封裝測試 , 晶圓 line share follow us in feedly line share
先進封裝技術再進化:超高密度銅─銅 Hybrid Bonding 為何值得期待?


過去 10 年全球資料運算量的發展已超越過去 40 年的總和,隨著消費性電子產品與車用晶片的需求日益提高,即便將電晶體尺寸微縮至逼近物理極限來提升效能,仍無法滿足未來產業應用。當摩爾定律來到極限,先進封裝整合能否成為突破關鍵?(本文出自國立陽明交通大學材料科學與工程學系陳智教授團隊,於閎康科技「科技新航道 | 合作專欄」介紹「3D IC 封裝:超高密度銅─銅異質接合」文稿,經科技新報修編為上下兩篇,此篇為上篇。)

根據摩爾定律預測,每 18 個月晶片內部單位面積的電晶體數量將會翻倍成長,在 2020 年時已達到 5 奈米節點量產,接著需要開發 3 奈米節點的量產製程,其生產成本大幅提高,有專家因此預測摩爾定律往後將受到物理極限限制,或因成本考量而難以延續。

異質整合:延續半導體製程最重要動能

近年來研究人員不斷在封裝技術上尋找新的解方。基於立體架構布局可大幅提升接點互連密度的直觀概念,先進封裝技術發展主軸逐漸形成從 2D 平面走向 3D 堆疊、單晶片走向多晶片設計的「異質整合(Heterogeneous Integration Design Architecture System, HIDAS)」。TSMC、Samsung、Intel、Infineon、Freescale、ASE 等知名大廠皆加強相關研發投資力道與產能布建,並也紛紛推出自家開發的創新封裝技術方案,期許能在「後摩爾時代」位居要角。

專精於半導體材料領域的頂尖學者陳智教授及其團隊,致力於先進封裝應用的銅─銅接點互連製程技術發展。銅製程是半導體領域非常成熟的技術,採用銅─銅鍵合可在 1cm² 的晶片內,製作出超過 1 百萬個接點,極有機會實現超越摩爾定律限制的極致異質整合。

異質整合技術為將不同的功能晶片利用 2.5D/3D 封裝技術整合在一起,獲得多功能晶片;而小晶片(Chiplet)技術為將相同功能或將大晶片拆成小晶片個別提升效能後,再利用封裝技術整合在一起,下圖一為專家預期利用不同封裝技術可以使晶片效能提升的排名 [1]。這兩個解決方案的關鍵為先進封裝(Advanced Package)技術,因此需要專家與廠商針對 2.5D 與 3D 封裝技術投入大量心力。

▲ 圖一、晶片性能表與接點密度先進封裝排名表 [1]。

異質整合封裝技術相較傳統封裝具備高度晶片整合能力,擁有超小接點尺寸與間隙的優勢,能夠大幅減少多層晶片的堆疊厚度,被視為是延續半導體製程最重要的發展動能。

封裝技術演進:追求接點數的極致

封裝技術的演進最早為打線接合(Wirebond),由於其接點僅能以周列形式排列在晶片周圍,無法有效提高接點的 I/O 數量,因此 IBM 提出了覆晶接合(Flip Chip),利用銲錫微凸塊(Solder Bump)當作接點將晶片與晶片接合在一起,接點為陣列式排列,可以分布於整個晶片上,並且將銲錫凸塊尺寸微縮,即可以非常有效的提高接點 I/O 數量。

覆晶銲錫接合過程如下圖二所示,接合時利用無鉛銲錫與銅的低熔點特性,使接點在約 230℃ 下形成穩定接點,接著再將底部填充劑(Underfill)填滿接點之間的間隙,提高接點機械性質。當接點間距(Pitch)微縮至 10 微米左右時,將會出現許多問題,例如:接點越小銲錫球尺寸也會縮小,容易將銲錫球完全反應形成介金屬化合物(Intermetallic Compound, IMC)接點,IMC 接點的機械性質與導電性質皆會大幅降低。若接點間隙過小,迴焊過程(Reflow Process)中兩相鄰銲錫球容易碰觸在一起,形成橋接失效(Bridge Failure)而導致晶片失效,且間距越小,填充底部的填充劑將會更加困難。即使能夠微縮,焊錫與 IMC 的電阻率大約是銅的十倍,因此也不合適用於高性能元件封裝。

因此有學者提出利用銅─銅混合鍵合(Cu-Cu Hybrid Bonding)技術,將金屬接點鑲嵌在介電材料(Dielectric Material)之間,並同時利用熱處理接合兩種材料,利用銅金屬在固態時的原子擴散來達到接合,故不會有 Bridging 問題。銅製程是半導體業非常成熟的技術,銅─銅接點的間距可以微縮到 1 微米以下,因此在 1×1cm² 的晶片內,能夠製作出超過一百萬的接點,因此金屬的直接接合變得非常重要。下圖三是各種封裝技術在 1×1cm² 的晶片內能達到的接點數量 [2]。

▲ 圖二、覆晶接合流程圖:(a)未接合試片樣子(b)接點迴焊後樣子(c)底部填充劑填充過程(d)填充完成後接點圖 [1]。


▲ 圖三、各種封裝技術在 1×1cm² 的晶片內能達到的接點數量 [2]。

混合鍵合相較覆晶技術有三大優勢,第一為可以達到超細間距與超小接點尺寸,故可以達到超高 I/O 數目;第二,由介電材料接合取代底部填充劑可以省去填充成本;第三,覆晶技術中,銲錫球會讓晶片與基板或晶片中存在約 10 至 30 微米的厚度,混合鍵合則幾乎沒有厚度,未來發展的 3D 封裝技術需要堆疊非常多層晶片,因此利用混合鍵合可以大幅減少總體厚度。

最早由 Ziptronix 公司(今 Xperi)實現低溫直接接合接點(Direct Bond Interconnection, DBI)的可行性 [3],其接合步驟如圖四所示。首先,準備好晶片具有 SiO2(介電材料)與銅(接點金屬),此時銅部分將會有點略低於介電材料厚度,利用電漿(Plasma)做表面活化處理,將晶片面對面在室溫下進行對位接合,由於凡德瓦力作用已具有一定的接合強度,接著在 100℃ 下持溫讓 SiO與 SiO之間進行縮合反應,形成強力共價鍵提高接合強度。接著再將溫度提高到 300℃ 至 400℃ 持溫,此時由於銅金屬的熱膨脹系數較 SiO2 來的大,銅表面將會碰觸在一起,並自然受到一壓應力,促使銅接點進行擴散接合。

根據研究學者指出,欲達到低溫接合,介電材料層與金屬層在經過化學拋光研磨後造成的高度差異將會是關鍵,研磨液與研磨參數的選擇是導致不同厚度的主因,厚度差越小,便可於較低溫度使銅表面接觸並開始進行接合。

▲ 圖四、混合鍵合流程圖:(a)試片未接合樣貌(b)介電材料接合步驟(c)提高溫度銅接點接合過程(d)高溫時接點內部應力分布狀態 [3]。

2016 年由 Sony 公司首先將混合鍵合技術應用在 Samsung Galaxy S7 的背照式 CMOS 影像偵測器(Backside-illuminated CMOS Image Sensor, BI-CIS)中,大幅提高了鏡頭解析度,圖五呈現出其橫截面 [4,5]。TSMC 則將此技術應用在系統整合晶片(System on Integrated Chip, SoIC),圖六呈現了 TSMC 研發 SoIC 的示意圖 [6,7],由圖(b)可以發現在高頻率下混合鍵合的 Insertion Loss 表現大幅優於傳統覆晶銲錫接合,且接點數目可以由提升 10 倍至大於 1,000 倍以上,TSMC 竹南廠也全力投入 3D-IC Heterogeneous Integration。圖七則呈現了 Intel的混合鍵合研究成果 [8],與覆晶接合技術相比,接點數目由每平方毫米 400 個提升至 10,000 個,未來持續將間隙縮小至 1 微米時,接點數目可達百萬個。

AMD 在 2021 年底介紹他們在 Server Processor 已經採用 TSMC 的 Cu/Oxide Hybrid Bonding 高密度封裝技術,在 2022 年初亦宣布在高階筆電的 Processer, Ryzen 7 5800X3D 也採用了 Hybrid Bonding 技術,將 7nm SRAM 疊接在 7nm Processor。比起使用銲錫 Microbumps,Cu Hybrid Bonding 能提升 200 倍的接點密度,而且每個訊號傳遞所需的能量降低至三分之一以下,非常令人驚艷。Hybrid Bonding 技術逐漸受到國際大廠的重視並列入 Roadmap 當中,除了上述例子之外,還有許多廠商如 IMEC, GlobalFoundries, Leti 等皆投入研究,其重要性不言而喻。

▲ 圖五、Sony 用於 Samsung Galaxy S7 鏡頭 BI-CIS 利用混合鍵合接點橫截面 [4,5]。

▲ 圖六、TSMC 系統整合晶片 SoIC 示意圖 [6,7]。

▲ 圖七、Intel 混合鍵合接點與微凸塊銲錫接點橫截面比較圖 [8]。

我們可以看到,許多新興產業應用例如 AI 人工智慧、5G 通訊、自動駕駛、元宇宙等相繼崛起,皆必須使用到高速運算、高速傳輸、低耗電、及低延遲的先進晶片來進行大量資料處理,新型態的先進封裝架構與設計概念應運而起。除了異質晶片整合以外,扇出型晶圓級封裝(FOWLP)、三維晶片堆疊(3D IC)、小晶片(Chiplet)模組化架構等創新技術,紛紛為全球半導體市場的成長挹注強大動能。在下篇我們將繼續探討銅─銅混合鍵合的研發成果,並展望不同先進封裝技術的進展與企業布局。

延伸閱讀:

參考資料:

[1] Lau, J. H. (2022). Recent advances and trends in advanced packaging. IEEE Transactions on Components, Packaging and Manufacturing Technology, 12(2), 228-252.
[2] King-Ning Tu, Chih Chen, Hung-Ming Chen, Electronic Packaging Science and Engineering, Wiley,2021.
[3] Q. Tong, G. Fountain, and P. Enquist, “Method for low temperature bonding and bonded structure,” U.S. Patent 6 902 987, B1, Feb. 16, 2000.
[4] Y. Kagawa et al., “An advanced CuCu hybrid bonding for novel stacked CMOS image sensor,” in Proc. IEEE 2nd Electron Devices Technol. Manuf. Conf. (EDTM), Mar. 2018, pp. 1–3.
[5] G. Gao et al., “Die to wafer stacking with low temperature hybrid bonding,” in Proc. IEEE 70th Electron. Compon. Technol. Conf. (ECTC), Jun. 2020, pp. 589–594.
[6] M. F. Chen et al., “SoIC for low-temperature, multi-layer 3D memory integration,” in Proc. IEEE 70th Electron. Compon. Technol. Conf. (ECTC), Jun. 2020, pp. 855–860.
[7] M.-F. Chen, F.-C. Chen, W.-C. Chiou, and D. C. H. Yu, “System on integrated chips (SoIC(TM) for 3D heterogeneous integration,” in Proc. IEEE 69th Electron. Compon. Technol. Conf. (ECTC), May 2019, pp. 594–599.
[8] R. Mahajan and S. Sane, “Advanced packaging technologies for heterogeneous integration,” in Proc. IEEE Hot Chip Conf., Aug. 2021, pp. 1–44.

(首圖來源:Shutterstock;資料來源:閎康科技)