隨著摩爾定律的演進，電晶體越來越小，密度越來越高，堆疊層數也越來越多，可能需要穿過 10~20 層堆疊才能為下方電晶體提供電源和數據訊號，這導致互連線和電源線共存的線路層變成了一個越來越混亂的網路。同時，電子在向下傳輸的過程中，會出現 IR 壓降現象，導致電力損失產生。
除了電力損失，供電線路占用空間也是問題。晶片電源線路佈線複雜的後段製程，往往占至少 20% 資源，如何解決訊號網路跟供電網路資源排擠問題，使元件微縮，變成晶片設計者主要挑戰。業界開始研究把供電網路轉移到晶片背面的可能性。
除了率先轉型 GAA 電晶體，背後供電技術（BSPDN）也是三星追逐先進製程的殺手鐧。南韓媒體 ETNews 報導，三星代工部門首席技術長 Jung Ki-tae Jung 最近論壇宣布，2027 年將背後供電技術用於 1.4 奈米製程。
TheElec 報導，三星 2023 年 VLSI 研討會演講，與傳統前端供電網路相比，新背後供電網路成功將耗用晶圓面積減少 14.8%，晶片擁有更多空間，可增加更多晶體管，提高整體性能，佈線長度減少 9.2%，有助降低電阻使更多電流通過，降低功耗，改善功率傳輸狀況。三星電子相關人士表示，採用背後供電技術的半導體的量產時間，可能會根據客戶的時程安排而有所不同。三星正在調查背後供電技術應用的客戶需求。
另外，三星並非第一家採背後供電技術的晶片廠商。英特爾顯然也看到背後供電技術的諸多好處，英特爾也將自家 BSPDN 稱為 PowerVia。不久前英特爾發文介紹 PowerVia 背後供電，幫助降低功耗、提升效率和性能，滿足不斷增長的算力需求，也提高設計簡易性。
今年 VLSI 研討會，英特爾展示製造和測試背後供電解決方案 PowerVia 過程，並公布已經有良好性能的測試結果。據介紹，電源線原本可能占據晶片上面20% 的空間，但 PowerVia 背後供電技術節省了這一空間，也意味著互連層可以變得更寬鬆一些。
據瞭解，英特爾團隊還特地製作 Blue Sky Creek 測試晶片證明，背後供電技術電源線和互連線可分離並線徑更大，以改善供電和訊號傳輸。測試結果顯示，晶片大部分區域的標準單元利用率都超過 90%，平台電壓降低 30%，並實現 6% 頻率提升，同時單元密度也大幅增加，並有望降低成本。PowerVia 測試晶片也展示良好的散熱特性，符合邏輯微縮預期將實現的更高功率密度。
另外，PowerVia 也計劃導入到英特爾代工服務（IFS）當中，使客戶所設計的晶片能更快地達到產品能效和性能的提升。根據英特爾 PowerVia 背後供電技術的官方介紹，英特爾將在 Intel 20A 製程技術上採用 PowerVia 背後供電技術及 RibbonFET 全環繞柵極電晶體的架構，2024 上半年生產準備就緒，用於未來量產客戶端 ARL 平台，正在晶圓廠啟動步進（First Stepping）。
PowerVia 可說是英特爾執行長 Pat Gelsinger 和公司的大膽嘗試。台積電採用 PowerVia 前，透過 RibbonFET 達成，或許是先進製程重新奪回領先的機遇。屆時，英特爾晶片設計和製程創新有機會重回領先地位。台積電對背後供電更保守，選擇低複雜度埋入式電源軌，成功率較高，因現有工具就能做到。
台積電 2023 年技術研討會，透露 N2P 製程技術將通過背後供電技術減少 IR Drop 和改善信號，將性能提高 10%~12%，並將邏輯面積減少 10%~15%。但關於如何實施背後供電網路技術，台積電並沒有過多的透露。但台積電介紹過 3D IC 封裝技術 SoIC，這是實現背面供電的重要前提。
市場消息表示，台積電如期 2025 下半年量產 2 奈米製程技術，計劃 2026 年推出 N2P 製程技術，屆時將採背後供電。
(首圖來源：shutterstock)
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