半導體 IP 廠商 Alphawave Semi 日前宣布，成功開發出了業界首個採用 UCIe 標準的 3 奈米 Die-to-Die（D2D）多協議子系統 IP ，並且支援晶圓代工龍頭台積電的 Chip-on-Wafer-on-Substrate （CoWoS） 先進封裝技術，為超大規模、高性能計算（HPC）和人工智慧（AI）等應用，提供了 8 Tbps/mm 的頻寬密度和 24 Gbps 的數據傳輸速度。
Alphawave 表示，該 IP 是 Alphawave 提供完整的 PHY 和控制器子系統 IP，再與台積電合作開發的，採用了台積電的 CoWoS 矽中介層封裝技術，這一完全整合且高度可配置的子系統 IP 提供了 8 Tbps/mm 的頻寬密度，並降低 I/O 複雜性、功耗和延遲情況。
另外，該 IP 還支援多種協議，包括 Streaming、PCIe、CXL、AXI-4、AXI-S、CXS 和 CHI，可達到整個小晶片（Chiplet）生態系統的互相操作性。而且，還整合了即時每通道運行狀況監控，以增強穩健性，以支援 24 Gbps 的傳輸速度，提供晶片對晶片 (D2D) 之間連接所需的高頻寬。
Alphawave 高級副總裁暨客製晶片和 IP 總經理 Mohit Gupta 表示，採用台積電先進封裝成功達成了 3 奈米 24 Gbps UCIe 子系統的矽晶片啟動，這對 Alphawave 來說是一個重要的里程碑，也凸顯了公司在利用台積電 3DFabric 生態系統提供頂級連接解決方案方面的專業知識。，而這些 IP 也為高性能連接解決方案樹立了新的標竿。
Alphawave 的 UCIe 子系統 IP 符合最新的 UCIe 規範 Rev 1.1，並包括全面的可測試性和 de-bug 功能，例如 JTAG、BIST、DFT 和已知良好裸片（KGD）功能。而值得一提的是，此次 3 奈米 UCIe 子系統 IP 的發表，是繼 Alphawave 於 2 月推出首款採用標準封裝的 3奈米晶片，並於 6 月發布業界首款多協議小晶片之後進一步推出的產品。先前，Alphawave 收購了 OPenFive，可以提供其小晶片設計和開發專業知識。
(首圖來源：Alphawave)
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