實現下世代「記憶體內運算」的關鍵?鐵電記憶體商用還有多遠?

作者 | 發布日期 2022 年 03 月 04 日 9:00 | 分類 尖端科技 , 晶圓 , 晶片 Telegram share ! follow us in feedly


現今半導體產業持續朝向更小的製程節點邁進,包括 DRAM 與 NAND Flash 已開始面臨到元件微縮的嚴苛技術挑戰。基於 HfO2 材料之鐵電記憶體不僅有更大的尺寸縮微空間,也可實現 3D 結構整合,甚至具備多位元儲存的可行性。然而,其又面臨著什麼樣的技術挑戰和未來前景呢?(本文出自國立清華大學工程與系統科學系巫勇賢教授,於閎康科技「科技新航道 | 合作專欄」介紹「鐵電記憶體的原理、挑戰與展望」文稿,經科技新報修編為下兩篇,此篇為下篇。)

被譽為「實現下世代記憶體關鍵技術」的鐵電記憶體

在新興的記憶體技術選項中,目前最受到業界期待、最有潛力可突破 von Neumann 架構瓶頸,成為下一階段記憶體內運算(In-memory Computing)建構基礎者,當屬「鐵電記憶體」。現今記憶體市場仍以 DRAM 與 NAND Flash 為主流,採用二氧化鉿(HfO2)材料的鐵電記憶體,不僅具有高極化密度,可大幅縮減記憶胞面積,其良好的鍍膜保形特性也有利於以半導體製程建構高積集度的 3D 結構。

就目前的研究進展,鐵電記憶體有可能超越 NAND Flash 儲存密度、維持永久記憶時間,又有比 DRAM 更快的寫入速度,及近似 DRAM 的耐久性。因此可合理期待,未來它將是弭平 DRAM 和 NAND Flash 界線、實現「儲存級記憶體」與「記憶體內計算」的下世代記憶體關鍵技術。

事實上,鐵電記憶體的技術已發展超過 50 年了,由於其驅動原理是利用電壓來改變位元狀態,不是使用電流,元件讀寫時所需的功耗極低。同時,此元件也具備非揮發性、耐久性及轉換速度超快等特點,因此一直被視為儲存應用的理想技術。

然而,早期的鐵電記憶體發展大多是採用基於鈣鈦礦族的鋯鈦酸鉛(PZT)來製作,礙於該材料本身的壓電特性複雜及製程上保形沉積困難等限制,其產品應用僅侷限於利基市場。而近年來隨著半導體常見材料 HfO2 被發現具有鐵電相特性,且該材料的應用製程複雜度低、成本上更具優勢,才終於為鐵電記憶體推升另一波新的產業發展契機。

基於 HfO之鐵電記憶體其挑戰與機會

基於 HfO2 鐵電層的 FeRAM 或是 FeFET 記憶體,儘管在功率消耗、操作速度、非揮發性與製程相容性等面向均極具有優勢,然而在邁向半導體市場最大的挑戰來自於反覆操作之 endurance 表現。

圖九是典型 FeRAM 記憶體其鐵電電容元件(TiN/HfO鐵電層/TiN)之極化量與操作次數的關係圖,圖中可明顯觀察到極化量隨操作次數增加而上升(喚醒效應,wake-up effect),而後漸漸劣化(疲乏效應,fatigue effect),鐵電電容最終可操作的次數則由鐵電層崩潰(breakdown)所限制 [15-16]。

▲圖九 FeRAM 記憶體之反覆操作耐受力(endurance)[15]

wake-up 與 fatigue 效應可能會造成了資料的錯誤判讀,因此需要盡量抑制此效應。一般認為 wake-up 是初始時將鐵電疇壁釘扎(domain wall pinning)之氧空缺隨著操作次數增加而獲得能量並重新分布(redistribution),進而舒緩了釘扎現象或是介面處的鐵電層晶相由 t-phase 轉變成 o-phase 所致。

至於 fatigue 則來自於反覆操作下於 TiN電極/HfO鐵電層介面處 TiOx 所產生的氧空缺並造成電荷捕獲(charge trapping),如圖十所示,這些被捕獲的電荷可能形成新的電偶極並導致鐵電疇壁釘扎的結果 [15],而 breakdown 也與持續地累積氧空缺的數量,形成永久漏電流路徑有關 [17]。

▲圖十 鐵電層發生疇壁釘扎示意圖 [15]

抑制金屬電極與 HfO鐵電層之間可能的介面反應是減少氧空缺的關鍵 [16],已有文獻指出在金屬電極沉積後,HfO鐵電層沉積前,透過適當的 NH電漿氮化處理可以有效抑制介面反應,使元件免於喚醒與疲乏效應 [18]。另一方面,減緩 breakdown 效應也是延長鐵電記憶體操作次數的途徑之一。

由圖二的資訊可發現 HfO鐵電層之 Ec 較傳統鈣態礦鐵電層增加數倍,雖然有益於抵抗去極化電場或是提高 FeFET 記憶體之記憶視窗,但另一方面,HfO鐵電層之 Ec 最高可達到崩潰電場(breakdown field、EBD)的 50 %,反觀 PZT 之 Ec/EBD 比值最高僅 10 %,這項參數意謂著 HfO鐵電層以較為接近崩潰的電場進行操作,因此可操作次數不如採用 PZT 的鐵電記憶體。

提升 Endurance 是主要挑戰

欲延長操作次數,降低 HfO鐵電層之 Ec 是可行的方案之一,文獻上已有報導將 Hf0.5Zr0.5O鐵電層摻入 La 元素可以降低 Ec,endurance 可達到 1011 次,這是大面積鐵電電容(2000 μm2)下所呈現最佳的 endurance 表現 [19]。摻雜 Si 元素的 HfO也是能降低鐵電層 Ec 之製程,透過鐵電電容面積微縮至 28 μm2,缺陷密度較能掌控的情況下,endurance 預期可達到 1012 次 [20]。

另外,也有研究團隊提出以具有印記效應(imprint effect,因內建電場導致 +Ec/-Ec 不對稱的現象)的反鐵電(antiferroelectric)材料降低元件的操作電壓,研究成果顯示 endurance 可超過 1010 次 [18]。由於調控 HfO薄膜中摻雜 Zr 的比例即可實現反鐵電材料,同樣相容於現有製程,是相當值得投入研究方向。若要將 FeRAM 整合於隨機存取記憶的應用,endurance 至少要達到 1015 次,因此仍有努力提升的空間。

FeFET 記憶體的 endurance 通常在 105~10次,與前述鐵電電容元件的落差原因,來自於其 HfO鐵電層與半導體接觸時無可避免的介面反應,使得提升 FeFET 記憶體之 endurance 更具有挑戰性。

圖十一顯示了從製程與結構的角度提升 endurance 的主要途徑,如圖十一(a)所示,以矽晶半導體基板為例,HfO鐵電層在回火的過程中會因為結晶成鐵電晶相而使介電常數提高至 25,並於 HfO2/Si 之間會產生介電常數 3.9 的 SiO介面層。根據電位移場(electric displacement field)須保持連續性的特性,鐵電層電場(EF)與介面層電場(EIL)需滿足以下關係式。

此關係式也意謂著鐵電層的飽和極化值(Ps)越大反而會造 IL 承受更高的電場,不利於 endurance表現 [22]。以 E約等於 Ec(1 MV/cm)估算,當 Ps 大於 5 μC/cm時,EIL 將大於 20 MV/cm,極化量越大,EIL 越大,也會越接近介面層崩潰的電場。因此 FeFET 記憶體的 endurance 通常不是由鐵電層本身決定,而是被介面層特性所限制 [19-21]。

▲圖十一 不同氧化層堆疊結構之 FeFET 記憶體示意圖 [22]

在不同閘極偏壓的極性下,SiO介面層的高電場會導致電荷易於由閘極金屬或矽通道注入,反覆操作下會發生介面陷阱產生(interfacial trap generation)或電荷捕獲(charge trapping)效應,前者導致 FeFET 記憶體元件之次臨界擺幅(sub-Vt swing)劣化,而後者則會造成 Vt 的偏移,兩者均會使記憶視窗縮小,不利於元件持續操作 [25]。如圖十一(b)所示,為了減少電荷注入所造成的負面效應,成長高介電常數介面層,降低 EIL 是可行的方式之一。

如圖十二所示,導入介電常數達 9 的 AlON 介面層,由於 EIL 降低,可以有效抑制電荷注入,因此可以在高電壓(±5 V)、長時間脈衝(10-4 s)操作下仍達到 10次的 endurance 表現。

▲圖十二 高介電常數 AlON 介面層之 TEM [26]

此外,由於鐵電層電場提升,也可以使電偶極做更有效的轉換,故也可以在 ±4 V 的電壓操作下獲得高達 3.1 V 的記憶視窗 [26]。文獻上以 SiNx 作為介面層也是類似的概念,結果顯示在低電壓(±3 V)、短時間脈衝(250 ns)操作下可達到相當出色的 1010 次 endurance 表現 [27]。如圖十三所示,導入磊晶 SiGe 通道也可以因為介面層品質改善而達到 endurance 提升的效果 [28]。

▲圖十三 SiGe 基板上之鐵電薄膜介面特性 [28]

除此之外,有別於多數 FeFET 記憶體以 n 型通道為研究對象,如圖十四所示,近期的研究發現 p 型通道因為熱電子(hot electrons)引發的電洞數量較為和緩,故呈現更為優異的 endurance 表現 [29]。

▲圖十四 FeFET 於不同通道種類下之 endurance 特性表現 [29]

鐵電電容的新元件結構享有較為優異的 endurance 表現,透過調整各層比例使大部分電壓落在鐵電層,減少介面層的壓降,達成減緩電荷注入所造成的負面效應並提高記憶視窗,不僅可靠度表現可以提升,熱製程也可以分別調整是此結構的優點。

另一方面,如圖十一(c)所示,由於鐵電電容元件享有較為優異的 endurance 表現,在前述 FeFET 記憶體的鐵電層與介面層之間沉積金屬形成金屬/鐵電層/金屬/介面層/半導體的新元件結構,其中金屬/鐵電層/金屬可視為鐵電電容,故元件的 endurance 表現可獲得提升。此外,此結構上半部金屬/鐵電層/金屬部分的面積(SF)與下半部金屬/介面層/半導體部分的面積(SI)可分別調整其比例使得 SI/S大於 1,目的是藉由上半部電容值小於下半部電容值,使大部分電壓落在鐵電層,減少介面層的壓降,達成減緩電荷注入所造成的負面效應並提高記憶視窗。

如圖十一(d)所示,前述的記憶體結構可以進一步將上半部鐵電電容元件與下半部電晶體元件分別在後段與前段製程完成,不僅可靠度表現可以提升,熱製程也可以分別調整是此結構的優點 [30]。不過鐵電電容元件的下電極是類似浮動閘極(floating gate)角色,漏電流或反覆操作次數過多時可能使浮動閘極累積過多電荷而無法排除,導致發生過度屏蔽(over screen)鐵電層極化的現象,使記憶體無法正常運作,故此結構在材料的選擇與厚度上均需要謹慎的設計 [22]。

鐵電記憶體的展望

自 HfO鐵電材料發現後,為 FeRAM、FeFET 與 FTJ 記憶體的發展開啟了一個新的契機。眾多頂尖團隊經過 10 年努力,整合了創新的材料、製程與結構,在 FeRAM 與 FeFET 記憶體領域無論是在低功耗/高速運作、資料保存能力與反覆操作下的可靠度表現上均有顯著的提升,如圖十五所整理各項新興記憶體的重要參數比較 [31],鐵電記憶體極具有競爭優勢,各方面的效能預期會持續成長。

未來仍須克服多晶態(polycrystalline)鐵電薄膜在元件微縮所面臨元件之間(device-to-device)或同一元件不同操作次數之間(cycle-to-cycle)之特性變異性(variability)問題,以符合大規模記憶體模陣列運作上的需求。

微縮時,每一個元件所包含的晶粒(grain)數量減少,而這些晶粒之晶粒尺寸、晶相分佈(鐵電性/非鐵電性晶相比例)、方向性(orientation)、晶界(grain boundary)特性各不相同,故元件之間的變異性會隨微縮而越加明顯 [23],以先進的物性分析技術進行材料微觀組織的鑑別將會越來越重要。一個改善變異性的方向是減少晶粒尺寸至 2-3 nm 並保持鐵電性,如此可在微縮的元件內包含數百個晶粒並可因為數量較多的晶粒而使得不均勻性被平均後而趨於和緩。控制 HfO鐵電層成長時的熱製程可調整晶粒尺寸,提高降溫速度就是實現較小晶粒尺寸的可行方式之一 [10]。

▲圖十五 新興記憶體與現有 Flash 快閃記憶體特性參數比較表 [31]

基於 HfO鐵電材料之 FeRAM 記憶體未來發展不僅在於元件微縮性,更在於可實現三維結構、甚至是多位元儲存的可行性與前瞻性,在製程複雜性與成本上更具有優勢。相較現有內嵌式快閃記憶體,FeFET 記憶體高速、低電壓操作、無須設計升壓電路控制 wordline 等優點,是未來 In-Memory Computing 架構中極具潛力的記憶體技術。

基於 HfO鐵電材料之 FeRAM 記憶體其 endurance 預期可達到 1012 次,雖然距離商用型基於 PZT 鐵電材料之 FeRAM 記憶體具有 1015 次的可操作次數仍有些差距,但持續挹注研發能量預期將能縮小兩者差距。基於 HfO鐵電材料之 FeRAM 記憶體未來更具有發展,不僅在於元件微縮性,更在於可實現三維結構 [32]、甚至是多位元儲存 [33-34] 的可行性與前瞻性。與 DRAM 相較之下,FeRAM 結構類似,但高極化密度可使記憶胞面積更能有效微縮,因此在製程複雜性與成本上更具有優勢 [11]。

基於 HfO鐵電材料之 FeFET 記憶體,初期的市場定位在內嵌式記憶體非揮發記憶體(embedded nonvolatile memory)[35] 協助運算功能,與現有的內嵌式快閃記憶體(embedded flash memory)相較之下,FeFET 記憶體具有高速、低電壓操作、無須設計升壓電路(charge pumping circuit)控制 wordline 等優點,因此極具有取代內嵌式快閃記憶體的潛力。

長遠來看,邁向高密度儲存應用的獨立型(standalone)記憶體市場極具有潛力,原因在於單一記憶胞可儲存 3 個位元的技術已實現 [13],且類似 3D NAND Flash 快閃記憶體之垂直式 FeFET 記憶體元件結構也成功展示 [36-37],透過適當的技術整合是相當有機會的。另外,FeFET 記憶體在神經型態運算的系統中亦可扮演突觸 [38-39] 與神經元 [40-41] 的角色,是未來 In-Memory Computing 架構中極具潛力的記憶體技術。

鐵電記憶體前景可期,期待早日完成策略布局

綜觀記憶體技術走向,隨著「記憶體內運算」的發展,鐵電記憶體不僅在先進製程、元件微縮,甚至多位元儲存上,都具備可行性與前瞻性,也因此受到學界與業界的高度矚目。雖然目前仍需克服耐受性上的不足,不過仍是未來記憶體內運算架構中,極具潛力的記憶體技術。

本篇原文作者清華大學巫勇賢教授,多年來致力於鐵電記憶體的學術研究,其團隊曾發表過許多重要的研究成果,皆已刊登於國際知名期刊,去年也獲選為 IEEE Electron Device Letters 的期刊封面與編輯精選。目前也與閎康科技進行產學合作,以其專業檢設設備與技術,共同推動鐵電記憶體研究發展。

然而,欲在鐵電記憶體產業取得領先地位,除了於元件創新技術上須具備優勢外,相關的電路與系統封裝整合技術也是關鍵,也期待後續能看見台灣產官學界及早掌握契機,協力進行完整策略布局。

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(首圖來源:Shutterstock,圖片來源:閎康科技)

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