台積電談先進製程「日出時刻」：CFET、3D 堆疊、矽光子新進展

台積電業務開發資深副總裁張曉強（Kevin Zhang）在國際固態電路大會 ISSCC 2024 介紹公司最新技術，並分享未來技術演進、對於先進製程展望，以及各領域中所需要的最新半導體技術。

張曉強指出，隨著 ChatGPT、Wi-Fi 7 出現，已經需要大量半導體，我們也進入半導體高速成長期。在車用部分，汽車產業正經歷一場革命，許多人說新的汽車將是定義軟體，但他覺得是「定義矽」，因為軟體需要在矽上運作，推動未來的自動駕駛能力。

CFET

在技術部分，過去半導體圍繞在尺寸縮小，但現在是圍繞在架構創新及使用新材料，從 16 奈米的 FinFET 轉到如今 2 奈米的 Nano Sheet，這高性能運算非常重要，也是很大的架構創新，那下一個呢？答案是：CFET。

張曉強表示，CFET（互補式場效電晶體 CFET）是將 nMOS和 pMOS 垂直堆疊，可大幅改善零組件電流，使電晶體密度提升 1.5~2 倍。

這項技術將矽（Si）和鍺（Ge）等不同材料從上下方堆疊，使 p 型和 n 型的場效電晶體更靠近。透過這種疊加方式，CFET 消除 n to p 分開的瓶頸，將運作單元活動區域（cell active area）面積減少 2 倍。

或者，從低維材料（如 2D 材料）這類新材料努力，來打造效能更高的開關元件，遠超出現今的元件或是電晶體。

張曉強也展示台積電已經在實驗室成功做出 CFET 架構，「這是在實驗室做出來真正的整合元件，可以看到曲線多麼漂亮，這在推動電晶體架構的創新上是一大里程碑」。

然而，隨著電晶體尺寸縮小會變的越來越困難，也越來越貴，需要製程研發團隊與設計研發合作，才能達到最佳效益，這稱之為「設計協同優化」（DTCO），並推出 FINFLEX 技術，讓晶片設計人員能選擇、混搭最佳的鰭（Fin）結構，來支援每一個關鍵功能區塊，以達到最佳效能、密度及功耗。

提到 DTCO，另一個例子就是「靜態隨機存取記憶體」（SRAM）。SRAM 從 130 奈米縮到目前的 3 奈米，台積電實現 100 倍的密度改善，就是製程創新和採用更先進設計的結合。

無論如何，技術尺寸微縮的目標就是為了「高效能運算」，張曉強表示，在整個半導體產業，我們（台積電）走了很長的路，這種進步使今天 AI 的出現成為可能。

HPC /AI 技術平台：3D 堆疊、矽光子、CPO

無論是 GPU、TPU 或客製化 ASIC，都採用這個特定的整合方案，目前主流是 2.5D 封裝，但為了應對未來高效能運算需求，這個平台還需要大幅提升，並需要更高密度、更低功耗運算，因此需要「堆疊」，包括將很多記憶體頻寬、HBM 帶入封裝，同時將考慮電源供應、I/O 和頻寬的互連密度等問題。也因此，張曉強表示將「矽光子帶進封裝」是未來方向，但這還將面臨諸多挑戰，如共封裝光學（CPO）技術等。

▲ 上下圖為目前及未來 HPC/AI 技術平台。（Source：影片截圖）

1. 3D 堆疊

談到 3D 堆疊，張曉強展示一張圖，並表示為達到更高的互連密度（Interconnect Density），即Chip To Chip 連結，透過 3D 堆疊可以使接合的 Pitch 一路縮小到幾微米，實現「單晶」（Monolithic）的互連密度，「所以 3D 堆疊才是未來」。

▲ 圖為不同製程帶來的不同互連密度。（Source：影片截圖）

2. 矽光子/共封裝光學（CPO）

張曉強指出，電子擅長運算，但光子在訊號或溝通時比較好。他舉例，如果全都用電子並採用銅線材質的系統，會燒掉 2,400 W，目前解決方案是採用插拔式模組，可省下 40% 功耗（> 1500W），但隨著未來需要更高速訊號、更大頻寬，這遠遠不夠，因此需要把矽光子技術把光子能力帶進來。

在圖示中，需要用先進堆疊技術，把光子晶片和電子晶片堆疊，可使功耗可再降低 50%，約 5 皮焦耳（picojoules per bit），使功耗約在 850W。

車用技術

1. 追求低 DPPM

從根本上看，最新的汽車技術需要大量運算能力，但功耗正成為問題，尤其是由電池供電的車。張曉強認為，車用半導體技術在導入上一直落後消費性或 HPC 幾個世代，是因為非常需要嚴格的安全性要求，汽車應用的 DPPM（缺陷率）必須接近零，也因此晶圓廠、半導體製造和汽車設計人員必須更密切地合作，以加快這個速度。他也對大家承諾，「你們很快就會看到 3 奈米導入車用」。

2. MRAM/RRAM

MCU 在汽車轉型為區域架構後變更重要，也需要先進半導體技術給 MCU 提供運算能力。傳統 MCU 大都採浮動閘極（floating gate）為基礎的技術，但浮動閘極技術在 28 奈米以下就卡關，所幸業界已經投資新的記憶體技術，包括新的非揮發性記憶體如磁性隨機存取記憶體（MRAM）或電阻式記憶體（RRAM）。也因此，從 MCU 轉移到 MRAM、RRAM為基礎的技術，有助於推動技術持續微縮，從 28 奈米縮小到 16 奈米、甚至是 7 奈米。

感測器及顯示器：CIS（CMOS 影像感測器）

感測器技術從最簡單的 2D 設計、單層設計，到現在 3D 晶圓堆疊的智慧系統，基本上將訊號處理層疊在感測層上。張曉強也表示「我們技術已經開始投資、研究多層設計的技術」。

進行三層或多層設計能追求畫素最佳化，繼續推動畫素尺寸縮小同時兼顧解析度需求，也能同時達到最佳感測能力；另個例子是 AR、VR，透過將不同層的記憶體分開，再堆疊到其他邏輯晶片，可有效縮小尺寸，同時維持高效能需求。

最後張曉強分享自己的故事，他表示 7 年前離開當時最大的半導體公司，去了台灣。他離開的時候心想，他的半導體黃金時代已經過去了，去亞洲是要迎接職涯的日落時刻，但時間快轉 7 年後，他表示「我沒看到日落，而是明亮的日出。隨著 AI 出現，半導體將驅動許多新應用，觸及人類生活每一個面向，並改變人類歷史的軌跡，所以我看到明亮、黃金的全新時刻，我們最好的日子還在前頭，讓我們一起努力使其成真」。