Tag Archives: 益華電腦

EDA 廠 Cadence 財報讚、本季財測遜，盤後大跌 5%
作者 |發布日期 2023 年 04 月 25 日 8:52 |
分類 半導體 , 材料、設備 , 財報

美國電子設計自動化（EDA）工具與半導體 IP 領先供應商益華電腦（Cadence Design Systems, Inc.）於美股週一（4 月 24 日）盤後公布 2023 年第一季（截至 2023 年 3 月 31 日為止）財報：營收年增 13.3% 至 10.22 億美元，非一般公認會計原則（Non-GAAP）每股稀釋盈餘年增 10.3% 至 1.29 美元。

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力推 Certus 設計收斂方案！Cadence 立足運算軟體、邁向系統優化
作者 |發布日期 2022 年 12 月 14 日 10:00 |
分類 IC 設計 , 晶片

在超大規模運算、5G、IoT、智慧汽車等新興應用的帶動下，大尺寸晶片的設計日趨複雜，讓完全手動的全晶片收斂流程變得更加冗長繁瑣，設計人員動輒需要耗費數月之久才能完成。有鑑於此，電子設計創新廠商益華電腦（Cadence）宣布推出全新 Certus 設計收斂解決方案（Closure Solution），支援全自動化環境、大規模平行／分散式架構、無限容量的設計優化與簽核，有效降低產品開發設計瓶頸、複雜性與功耗，進而帶給設計團隊一夜完成設計收斂並提升 10 倍生產力的最佳體驗。 繼續閱讀..

聯電與 Cadence 共同開發認證毫米波參考流程，一次完成矽晶設計
作者 |發布日期 2022 年 11 月 30 日 17:50 |
分類 IC 設計 , 半導體 , 晶圓

晶圓代工大廠聯電攜手矽智財廠商益華電腦 (Cadence Design Systems, Inc.) 於 30 日宣布，雙方合作經認證的毫米波參考流程，成功協助亞洲射頻 IP 設計的領導廠商聚睿電子 (Gear
Radio Electronics) 在聯電 28HPC+ 製程技術，以及Cadence 射頻 (RF) 解決方案的架構下，
達成低噪音放大器 (LNA) IC 一次完成矽晶設計 (first-pass silicon success) 的成果。

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聯發科鴻海積極布局 EDA，台積電 2 奈米估採美商架構
作者 |發布日期 2022 年 09 月 04 日 16:42 |
分類 IC 設計 , 半導體 , 財經

美國對中國限制半導體 3 奈米 EDA 設計工具，突顯 EDA 的晶片設計關鍵角色，EDA 產業高度集中，前三大廠以美商為主。法人預期，台積電 2 奈米晶圓製造將採用 GAAFET 架構的 EDA 軟體，台廠包括聯發科、鴻海旗下工業富聯等，也積極布局 EDA 工具。

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「溝通」與「彈性」，Cadence 發掘打造高效、創新團隊方程式！
作者 |發布日期 2022 年 07 月 25 日 9:00 |
分類 IC 設計 , 人力資源 , 晶片

過去兩年的疫情，不僅迫使人們重新思考工作與自身的定位，工作場域與模式的轉變也大大地考驗著企業如何快速應變。在逐步邁向原軌道的同時，連續八年再度獲選財星百大最佳職場（Fortune 100 Best Companies to Work For）的 Cadence 帶我們一探究竟，如何持續為員工提供優秀的工作場所與體驗？甚至從中出發掘高效與創新的關鍵？
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從 Cadence 看企業如何培育人才與推動創新，以因應半導體產業發展？
作者 |發布日期 2022 年 04 月 28 日 9:00 |
分類 IC 設計 , 人力資源 , 晶片

「培育人才，並讓團隊做有意義的工作。」談起競爭激烈的半導體產業與如何吸引與留住頂尖人才等議題時，Cadence 全球副總裁、亞太及日本區總裁石豐瑜是這樣破題。Cadence 作為半導體的上游，提供晶片設計所需的軟體、硬體和 IP ，讓使用者透過這些工具實現創新的晶片和系統開發，協助電子設計從概念走向應用實現。 繼續閱讀..

EDA 大廠 Cadence 財報讚、本季財測勝預期，盤後大漲
作者 |發布日期 2022 年 02 月 23 日 8:35 |
分類 材料、設備 , 證券 , 財經

美國電子設計自動化（Electronic Design Automation，EDA）工具與半導體 IP 領先供應商益華電腦（Cadence Design Systems, Inc.）於美股週二（2 月 22 日）盤後公布 2021 年第四季（截至 2022 年 1 月 1 日為止）財報：營收年增 1.7% 至 7.73 億美元，非一般公認會計原則（Non-GAAP）每股稀釋盈餘年減 1.2% 至 0.82 美元。

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超越摩爾定律！Cadence 結合 Cerebrus 與 Integrity 3D-IC 加速系統級設計創新
作者 |發布日期 2021 年 12 月 16 日 10:00 |
分類 IC 設計 , PCB , 零組件

為了降低過去新晶片設計專案上過多人工學習所造成的利潤損失，同時解決 7 奈米以下先進製程導致複雜性與成本居高不下的問題，益華電腦（Cadence）日前發表 Cerebrus 智慧晶片設計工具與 Integrity 3D-IC 平台，協助客戶實現數位晶片設計的自動化，並將設計規劃、實現和系統分析整合在單一管理平台中，進而協助客戶達成降低設計複雜度，並加速產品上市的使命。

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Cadence 推出以機器學習為基礎的革命性產品 Cerebrus，提供無與倫比的生產力和品質、擴大數位設計領導地位
作者 |發布日期 2021 年 07 月 27 日 14:00 |
分類 5G , AI 人工智慧 , IC 設計

全球電子設計創新領導廠商 Cadence Design Systems, Inc.（益華電腦）今天宣布推出 Cadence Cerebrus 智慧晶片設計工具（Cadence®  Cerebrus™ Intelligent Chip Explorer），這是一款以機器學習為技術基礎所開發的新型工具，可實現數位晶片設計自動化和規模化，讓客戶能夠更快速地達到客製化晶片設計的目標。相較於人工操作方式，Cerebrus 和 Cadence 暫存器傳輸級到簽核流程（RTL-to-signoff）的結合，使高階晶片設計人員、電腦輔助設計團隊和矽智財開發者，能提高多達 10 倍的工程生產力，以及優化高達 20% 的功耗、效能與面積（PPA）。 繼續閱讀..

聯電攜手 Cadence 開發 22ULP 與 ULL 製程認證，搶攻消費、5G 和汽車應用設計市場
作者 |發布日期 2021 年 07 月 14 日 7:50 |
分類 IC 設計 , 晶圓 , 晶片

晶圓代工大廠聯電宣布與益華電腦 (Cadence) 優化的數位全流程，已獲得聯華電子 22 奈米超低功耗 (ULP) 與 22 奈米超低漏電 (ULL) 製程技術認證，以加速消費、5G 和汽車應用設計。聯電指出，該流程結合了用於超低功耗設計的領先設計實現和簽核技術，協助共同客戶完成高品質的設計並實現更快的晶片設計定案 (tape out) 流程。

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Cadence 發表新一代 Palladium Z2 與 Protium X2 系統，大幅提升矽前硬體除錯與軟體驗證速度
作者 |發布日期 2021 年 04 月 12 日 9:00 |
分類 5G , 市場動態 , 物聯網

為了因應爆炸性增長的系統設計複雜性和上市時間的壓力，電子設計領導廠商益華電腦（Cadence Design Systems, Inc.）發表新一代硬體驗證模擬平台與原型驗證系統 Protium™ X2。此新產品利基於 Cadence 業界領先的 Palladium Z1 硬體模擬和 Protium X1 原型開發平台為基礎，可為業界目前最大的數十億邏輯閘系統單晶片提供最高生產量的矽前硬體除錯和軟體驗證。

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Cadence 發布新一代 Sigrity X，打造 10 倍快的系統分析
作者 |發布日期 2021 年 03 月 22 日 9:30 |
分類 5G , 市場動態 , 物聯網

全球電子設計創新領導廠商益華電腦（Cadence Design Systems, Inc.）發表新一代訊號完整性與電源完整性（SI/PI）解決方案 Cadence® Sigrity™ X。Sigrity X 以能進行系統級分析的強大新模擬引擎為特色，並包含 Cadence Clarity™ 3D Solver 的創新大規模分散式結構。 繼續閱讀..