不受摩爾定律限制,ASML 開始設計 1 奈米製程曝光設備

作者 | 發布日期 2020 年 12 月 01 日 6:00 | 分類 IC 設計 , 國際觀察 , 晶圓 Telegram share ! follow us in feedly


根據外媒報導,日前在日本東京舉行了 ITF(IMEC Technology Forum,. ITF)論壇。在論壇上,與荷蘭商半導體大廠艾司摩爾(ASML)合作研發半導體曝光機的比利時半導體研究機構 IMEC 正式公布了 3 奈米及以下製程的在微縮層面的相關技術細節。根據其所公布的內容來分析,ASML 對於 3 奈米、2 奈米、1.5 奈米、1 奈米,甚至是小於 1 奈米的製程都做了清楚的發展規劃,代表著 ASML 基本上已經能開發 1 奈米製程的曝光設備了。

報導指出,在論壇中,IMEC 公司總裁兼執行長 Luc Van den hove 在主題演說中先介紹了公司研究概況,強調透過與 ASML 的緊密合作,以及將下一代高辨識率極紫外光 (EUV) 曝光技術進行了商業化。Luc Van den hove 強調,將繼續把製程技術規微縮到 1 奈米及其以下。對此,IMEC 也提出了從 3 奈米、2 奈米、1.5 奈米、1 奈米,甚至是小於 1 奈米以下的邏輯元件製程微縮路線圖。

根據先前晶圓大工大廠台積電和三星電子介紹,從 7 奈米製程技術開始,部分製程技術已經推出了 NA=0.33 的 EUV 曝光設備,5 奈米製程技術也達成了頻率的提升,但對於 2 奈米以後的超精細製程技術,則還是需要能夠達成更高的辨識率和更高 NA (NA=0.55) 的曝光設備。對此,目前 ASML 也已經完成了做為 NXE:5000 系列的高 NA EUV 曝光設備的基本設計,但商業化的時間則是預計最快在 2022 年左右。不過,這套下一世代的曝光設備將因其龐大的光學系統,使得整套設備將變得非常巨大。

事實上,過去一直與 IMEC 緊密合作開發半導體曝光技術,但為了開發使用高 NA EUV 曝光設備,ASML 在 IMEC 的園區內成立了新的「IMEC-ASML 高 NA EUV 實驗室」,以達成共同開發和開發使用高 NA EUV 曝光設備的相關技術。而且,該公司還計劃與材料供應商合作,進一步進行光罩和光阻劑。Van den hov 在論壇的演講中最後指出,「邏輯元件製程技術微縮的目的是為了降低功耗、提高性能、減少面積以及降低成本,也就是通常所說的 PPAC。除了這 4 個目標外,隨著製程向 3 奈米、2 奈米、1.5 奈米,甚至超越 1 奈米而達到小於 1 奈米以下的製程之際,我們將努力實現可持續發展微處理器製程技術,以滿足對未來先進科技應用的需求。」

(首圖來源:ASML)