EDA 設計業者益華（Cadence）近日宣布，攜手台積電加速 3D-IC 多晶片設計創新。Cadence 旗下的 3D-IC 平台「Cadence Integrity」可支援台積電 3DFabric 技術（包括 InFO、CoWoS、TSMC-SoIC等）；加上 Cadence Tempus時序簽核解決方案支援新的堆疊靜態時序分析（STA）簽核方法，進而縮短設計周轉時間，得以讓客戶創建更具競爭力的超大規模運算、車用等 3D SoC。
台積電設計基礎架構管理事業部副總裁 Suk Lee 表示，台積電與 Cadence 的合作可為雙方共同客戶提供靈活性和易用性，使設計人員能夠充分利用台積電先進製程和 3DFabric 技術在功率、效能和面積方面的顯著改進，同時加快差異化產品的創新。
據悉，Cadence Integrity 3D-IC 在一個統一的平台上中提供 3D 晶片和封裝規劃、實現和系統分析，這讓客戶可以簡化 3D 矽堆疊的多晶片設計規劃、實現和分析，同時優化工程生產力、功率、性能和面積（PPA）。此外，該平台還具有與 Cadence Allegro 封裝技術和 Cadence Virtuoso 平台整合的協同設計功能，可支持實現完整的 3D 整合和封裝。
同時，為了進一步讓客戶受益，Cadence 分析工具與 Integrity 3D-IC 平台緊密整合，並與 TSMC 3DFabric 技術無縫協作，實現系統驅動的 PPA 目標。 例如，Tempus 時序簽核解決方案結合了快速自動芯片間（RAID）分析，這是 Cadence 3D STA 技術的一部分，可幫助客戶創建具有準確時序簽核的多層設計。
又或是 Cadence Celsius 熱解算器支持多晶片堆疊、SoC 和複雜 3D-IC 的分層熱分析。在分層分析中，熱點使用更精細的網格進行建模，以實現運行時間和準確度目標。
Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶指出，Cadence 正深化與台積電的長期合作，並促進多個新興領域的設計創新，包括 5G、人工智慧和物聯網。台積電的 3DFabric 與 Cadence 的Integrity 3D-IC 平台、Tempus 時序簽核方案等相結合，得以提升 3D 設計和分析流程效率，以創建更強大的矽堆疊設計。
（首圖來源：台積電）
