Tag Archives: 3D IC

藉人工智慧解決 3D IC 開發問題,Ansys 完整解決方案滿足需求

作者 |發布日期 2024 年 04 月 09 日 13:45 | 分類 AI 人工智慧 , IC 設計 , 半導體

EDA 大廠 Ansys 資深技術經理吳俊昆強調,由於更為複雜的產品和更短的上市時間,提高生產效率而不犧牲精準度的工程軟體解決方案的需求大幅成長,使得當今的公司已經沒有時間等待和思考。透過將先進的生成式人工智慧與模擬融入設計流程,用戶可以重新定義現有流程並從中獲取更多價值,以滿足動態市場的需求。Ansys 最新的人工智慧解決方案能高速運行,可加快研究與開發、縮短產品開發週期,並透過提供廣闊的設計探索機會來促進人類創造力。

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聯電發展 3D-IC WoW 堆疊技術,Ansys 通過認證助攻進展

作者 |發布日期 2023 年 10 月 20 日 15:55 | 分類 半導體 , 封裝測試 , 晶圓

EDA 大廠 Ansys 日前宣布,旗下多物理解決方案已通過全球半導體業者聯華電子的認證,可模擬其最新的 3D-IC WoW 堆疊技術,進而提高 AI 邊緣運算,圖形處理和無線通訊系統的能力、效率和效能。該認證使更多晶片設計人員能夠使用 Ansys 的半導體模擬解決方案來執行多晶片聯合分析,進而簡化並確保成功的設計。

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AI 為十年一遇成長動能!Cadence AI EDA 工具、3D IC 方案克服挑戰

作者 |發布日期 2023 年 08 月 31 日 18:35 | 分類 AI 人工智慧 , IC 設計 , 軟體、系統

Cadence 今(31 日)舉辦 Cadence LIVE Taiwan 2023 使用者年度大會,Cadence 資深副總裁暨數位與簽核事業群總經理滕晉慶在主題演講中指出,AI 晶片設計是下一波成長動能,不管 AI 伺服器、AI 基礎設施都需要台灣半導體供應鏈資源,是十年一遇的成長動能,能否以更智慧、更有效的方式分析新型態數據,是相當重要的問題。 繼續閱讀..

加快 3D IC 成主流應用,西門子全新可測試性設計方案亮相

作者 |發布日期 2022 年 10 月 17 日 10:57 | 分類 IC 設計 , 半導體 , 晶片

為加快和簡化基於 2.5D 和 3D 架構的新一代積體電路(IC)關鍵可測試性設計(DFT),西門子數位化工業軟體宣布推出 Tessent Multi-die 軟體解決方案,將測試時間縮短 4 倍,以簡化複雜多晶粒設計的 DFT 週期,促進 3D IC 成為主流應用。

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Cadence 聯手台積電加速 3D IC 創新設計,滿足 HPC、汽車應用

作者 |發布日期 2021 年 11 月 09 日 9:11 | 分類 5G , IC 設計 , 晶圓

EDA 設計業者益華(Cadence)近日宣布,攜手台積電加速 3D-IC 多晶片設計創新。Cadence 旗下的 3D-IC 平台「Cadence Integrity」可支援台積電 3DFabric 技術(包括 InFO、CoWoS、TSMC-SoIC等);加上 Cadence Tempus時序簽核解決方案支援新的堆疊靜態時序分析(STA)簽核方法,進而縮短設計周轉時間,得以讓客戶創建更具競爭力的超大規模運算、車用等 3D SoC。

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日月光、西門子聯手加快 3D IC 設計,共推先進封裝驗證新方案

作者 |發布日期 2021 年 02 月 26 日 13:09 | 分類 IC 設計 , 封裝測試 , 晶圓

為加快先進封裝設計時程,日月光與西門子數位化工業軟體攜手合作,推出新的設計驗證解決方案,協助共同客戶更易於建立和評估多樣複雜的整合電路(IC)封裝技術與高密度連結的設計,且能在執行實體設計之前和設計期間使用更具相容性與穩定性的實體設計驗證環境。

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半導體進入新競爭時代 台積電Great Alliance抵擋三星/英特爾來襲

作者 |發布日期 2013 年 10 月 04 日 9:33 | 分類 奈米 , 晶片 , 會員專區

晶圓代工龍頭台積電(TSMC)首度開放媒體參觀南科F14超大晶圓廠,展現對抗英特爾(INTEL)與三星(SAMSUNG)兩大來勢洶洶競爭對手的意味濃厚,根據研調機構拓墣的分析,在20奈米之後,IC廠已經無法再依靠製程的微縮達到降低成本的需求,先進製程成本的投入也已設下後進者的進入門檻,意味著能玩得起的廠商越來越少,半導體迎接新競爭時代。

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台積電與開放創新平台設計生態環境夥伴聯手推出16FinFET及3D積體電路參考流程

作者 |發布日期 2013 年 09 月 17 日 20:59 | 分類 市場動態 , 晶片 , 會員專區

台灣半導體大廠台積電(TSMC) 9月17日宣佈,在開放創新平台(Open Innovation Platform, OIP)架構下成功推出三套全新經過矽晶驗證的參考流程,協助客戶實現16FinFET系統單晶片(SoC)與三維晶片堆疊封裝設計,電子設計自動化領導廠商與台積公司已透過多種晶片測試載具合作開發並完成這些參考流程的驗證。

台積電全新的參考流程如下:

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