在 2024 年 IEEE 國際電子會議（IEDM）上，比利時微電子研究中心（imec）發表一款採用互補式場效電晶體（CFET）的全新標準單元結構，內含兩列 CFET 元件，兩者之間共用一層訊號佈線牆。這種雙列 CFET 架構的主要好處在於簡化製程和大幅減少邏輯元件和靜態隨機存取記憶體（SRAM）的面積—根據 imec 進行的設計技術協同優化（DTCO）研究。與傳統的單列 CFET 相比，此新架構能讓標準單元高度從 4 軌降到 3.5 軌。
Imec 表示，目前半導體業在製造（單片）CFET 元件方面持續獲得重大進展，這些元件預計會在邏輯技術的發展歷程中接替環繞閘極（GAA）奈米片架構。N 型和 p 型場效電晶體（FET）的元件堆疊在結合晶背供電和訊號佈線技術後，可望帶來功率、性能和面積（PPA）方面的優勢。
然而，在電路層面，目前還有把 CFET 整合到標準單元的幾種技術方案，用來維持甚至是強化預期的 PPA 優勢。特別極具挑戰的是中段製程的連接性，也就是把源極／汲極和閘極接點連接到（晶圓背面和正面）第一金屬導線層的內連導線，以確保從元件頂層到底層具備功率和訊號傳輸的連接性。
Imec 從一項比較不同標準單元結構的設計技術協同優化（DTCO）研究展示了雙列 CFET 在 7 埃米（A7）邏輯節點提供了權衡可製造性和面積效率的最佳取捨。此新架構以一個基礎單元為開端，該 CFET 單元內的一側針對功率連接進行優化，包含一條把功率從晶背傳輸到頂層元件的電源軌（接地電壓 Vss），以及一條用於底層元件的直接晶背連接。
▲ （a）單列CFET（b）雙列CFET的概念示意圖。此為一顆正反器（D 型正反器，或稱為 DFF）的布局，顯示了當標準單元從單列轉變為雙列 CFET 時，高度和尺寸減少了 24 奈米（或 12.5%）。（Source：2024 年 IEEE 國際電子會議，下同）
該 CFET 的另一側則為訊號連接進行優化，方法是提供一層中間佈線牆（middle routing wall）來連接元件頂層到底層。接著，利用反射製出兩個這種基礎單元，形成雙列 CFET 標準單元（包含兩列堆疊元件），這兩個單元共用同一個中間佈線牆來進行訊號連接。
Imec 設計技術協同優化（DTCO）研究計畫主持人 Geert Helling s表示，我們的設計技術協同優化（DTCO）研究顯示每 3.7 個場效電晶體共用一個中間佈線牆就足以建立邏輯和 SRAM 單元。比起「傳統的」單列 CFET，這能讓我們進一步縮短標準單元高度，從 4 軌降到 3.5 軌。對 SRAM 單元來說，這代表著面積大幅縮小了 15%。與像是 14 埃米（A14）奈米片技術製成的 SRAM 相較，雙列 CFET 型的 SRAM 可以達到超過 40% 的面積縮減，持續推進 SRAM 的微縮之路。這種雙列 CFET也 能帶來製程的簡化，因為兩列 CFET 元件之間共用一條中間佈線牆的溝槽。如有必要連接頂層和底層元件，這種雙列 CFET 免除了形成極高深寬比通道的需求，進而減少中段製程的流程複雜度和成本。
Geert Hellings 強調，從 7 奈米的技術節點開始，除了傳統的元件微縮，運用設計技術協同優化（DTCO）來進行標準單元最佳化對於不同技術節點的微縮密度升級來說越來越重要。在我們為 CFET 架構進行的設計技術協同優化（DTCO）研究中，我們先設想了未來 CFET 晶圓廠的製程能力，以確保實現可與產業接軌的製造流程。透過在 imec 的 12 吋晶圓無塵室進行技術概念驗證，我們也驗證我們的虛擬晶圓廠概念。這種結合虛擬晶圓廠和真實試驗製程活動的做法，對推進我們的技術發展來說至關重要。
▲ 用來建構一個雙列 CFET 架構的虛擬製程。該製程經過 3D Coventor 模擬，首先採用「虛擬」 CFET 晶圓廠的規格，隨後推估未來的製造能力和設計裕度。
因此，imec 也在 IEEE 國際電子會議（IEDM）透過實驗展示了這種雙列 CFET 架構的一個關鍵組件，即一顆功能性單片 CFET，該元件具備直接連接到底部 pMOS 元件源極／汲極的晶背接點。我們利用極紫外光（EUV）晶背圖形化技術實現了這點，該圖形化技術確保了晶背的功率和訊號佈線稠密，還能緊密疊對（精度小於 3 奈米）晶圓正面製成的源極／汲極與晶背接點和後續的晶背金屬層。
(首圖來源：imec)
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