根據韓媒 Business Korea 報導，三星今（17 日）宣布，其半導體研發中心研究人員首次在全球實現閘極間距為 42 奈米的 3D 堆疊電晶體結構。該研究近期在日本京都舉行的「2026 VLSI Symposium」中獲選為最佳論文。
報導指出，這項研究的意義在於，將最初應用於記憶體半導體的垂直堆疊概念擴展至邏輯半導體領域。在 NAND 快閃記憶體方面，三星透過 V-NAND 突破儲存容量限制；在 DRAM 方面，則透過在 AI 時代堆疊多層晶片的 HBM 技術，引領核心記憶體市場。
三星電子半導體研發中心主任 Kwon Wook-hyun 指出，回顧許多資深研究人員的發展歷程，透過垂直堆疊結構突破面積限制，例如 NAND Flash 中的 V-NAND 與 DRAM 中的 HBM 都是代表例子，這種發展趨勢也自然而然延伸至邏輯半導體。
報導指出，現有邏輯半導體透過在平面上並排排列電晶體來提高整合度，但隨著元件間距縮小，抑制電性干擾變得愈發困難，微縮已接近極限，因此業界開始關注透過上下堆疊提升效能的下一代結構。
三星電子半導體研發中心技術長 Jung Young-chae 表示，隨著電晶體間距縮小，絕緣層也會變薄，低於一定程度後絕緣效果就會消失，但若將裝置改為垂直堆疊，水平限制就會消失，像是從一片低密度的獨棟住宅區，演變成多層混合用途大樓。
透過該技術，研究團隊實現 42 奈米的閘極間距，優於業界既有最小 48 奈米的水準，並透過一種全新結構，直接連接上下層電晶體，進一步提升整合密度。Kwon Wook-hyun 表示，「42 奈米是至今業界實現最小的電晶體間距，同時我們也首次實現上下電晶體直接連接的結構」。
研究人員預期，該技術將有助於未來 AI 與高效能運算半導體競爭力的提升。三星半導體研發中心首席研究員 Hwang Dong-hoon 表示，透過垂直堆疊結構，可在相同面積內放入更多電晶體，這種架構非常適合實現AI時代客戶所需求的小面積、低功耗與高效能。
三星也表示，未來計劃持續推動後續研究以邁向實際產品應用。
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