摩爾定律 (Moore′s Law) 似乎面臨極限，要處理器性能持續發展，小晶片堆疊技術（Chiplet）成了重要解決方式。《華爾街日報》報導，工程師正用堆疊把平面發展處理器結構變成立體堆疊結構，透過整合儲存、圖像、電源管理等功能晶片，將小晶片堆疊整合，再藉技術連結，提升處理器效能，且也達處理器面積縮小目標。
堆疊技術生產的處理器不只出現超級電腦，甚至 SONY PlayStation 5，處理器大廠 AMD 客製處理器也使用此方式設計。蘋果 Mac Studio 的 M1 Ultra 處理器，以及資料中心高階伺服器的英特爾 Ponte Vecchio 圖形處理器都採此技術。但小晶片處理器仍未現身行動裝置，因相當耗電，以英特爾 Ponte Vecchio 圖形處理器來說，雖然伺服器運算能力突出，但高達 600 瓦耗能，使堆疊技術無法落實到一般行動裝置，如智慧手機。
摩爾定律代表處理器發展以每兩年電晶體翻倍，但從奈米進入埃米時代，技術克服越來越困難。要延續處理器效能提升發展，小晶片堆疊技術生產的處理器就成為解決方案之一。荷蘭半導體製造商艾司摩爾 (ASML) 已壟斷全球先進製程曝光機市場，2021 年法說會指出，要處理器效能與面積再發展，只靠製程微縮會面臨瓶頸，必須堆疊架構才能達成。
以前生產堆疊架構處理器並不容易，除了必須精準控制每個晶片製程，還要用技術連結晶片，就像兩個單位必須有交通連結。現在這些問題都能透過先進製程和封裝技術解決，將分隔兩地的晶片以技術整合至處理器，再以先進封裝連結晶片，不但減少數據傳輸瓶頸，甚至提高運作效率，讓處理器效能大大提升。International Business 前高層指出，這就像是將兩地單位集中到一棟樓，減少三分之一電路空間，也讓溝通像搭電梯更快速。
建構處理器垂直架構核心，就在處理器各功能小晶片。每個小晶片透過堆疊整合至處理器，再以矽穿孔技術連結，完全封裝在處理器內，不需外部電路連結。小晶片溝通更快速，也能達到透過製程微縮生產處理器的運作效能。以英特爾 Ponte Vecchio 圖形處理器來說，每個圖形處理器都由 63 個小晶片連結。小晶片總堆疊面積為 3,100 平方公釐，含 1,000 億個晶體管。相比筆電核心處理器面積不到 150 平方公釐，約 Ponte Vecchio 圖形處理器堆疊面積 5%，卻約 15 億個晶體管，僅 Ponte Vecchio 圖形處理器 1.5%，運算效能也由此可知。
除了運作效能，先進製程晶片生產成本高得令人咋舌，未來 2 奈米製程晶片設計成本將超過 28 奈米 14 倍。但小晶片堆疊處理器因每個小晶片都能以需要製程生產，不需要耗資高成本，即便多數桌機與筆電處理器都還沒以這方式生產，英特爾仍表示，堆疊大小晶片給予效率更好、成本更省的生產方式。英特爾競爭對手 AMD 已是小晶片堆疊技術領先者，透過處理器外加上記憶體，使小晶片堆疊技術處理器，運算效能高於傳統處理器。
EDA 大廠 ANSYS 指出，小晶片堆疊市場需求過去僅個位數，現在增加 20 倍之多，甚至英特爾與 AMD 是競爭對手的半導體大廠也加入 Universal Chiplet Interconnect Express (UCIe) 聯盟，一同與 Arm、台積電、三星等推動標準與技術。越來越多科技大廠對小晶片堆疊技術有濃厚興趣，陸續加入自研晶片以發展業務，有 Google、亞馬遜、微軟、特斯拉等。未來可期待從雲端伺服器到智慧手機、遊戲主機與自駕車等都能看到小晶片堆疊架構為主的處理器。
小晶片堆疊處理器預計超越傳統製程處理器，專家提醒，小晶片堆疊處理器除了提高效能，因不需接電路，甚至是生產軟性終端設備的利器，且有團隊正在研究。儘管小晶片堆疊處理器仍有許多困難待克服，但運算能量很難不讓人注意，摩爾定律延續下去也可能得靠它。小晶片堆疊處理器發展，還只是開始。
(首圖來源：英特爾)
科技新報粉絲團
加入好友
訂閱免費電子報
